KR100518233B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 상부에 하드마스크 질화막을 구비한 게이트들을 형성하는 단계와, 상기 게이트들 사이의 기판 표면에 접합영역을 형성하는 단계와, 상기 게이트들을 덮도록 기판 결과물 상에 제1BPSG막을 형성하는 단계와, 상기 게이트의 하드마스크 질화막이 노출되도록 산성 슬러리를 사용하여 상기 제1BPSG막을 CMP하는 단계와, 상기 CMP된 제1BPSG막 및 게이트 상에 제2BPSG막을 형성하는 단계와, 상기 제2 및 제1BPSG막을 식각하여 게이트 및 게이트들 사이의 접합영역 표면을 동시에 노출시키는 랜딩플러그콘택을 형성하는 단계와, 상기 랜딩플러그콘택을 매립하도록 기판 결과물 상에 폴리실리콘막을 증착하는 단계와, 상기 게이트들 사이에 접합영역들과 서로 분리되어 각각 콘택하는 랜딩플러그폴리들이 형성되도록 산성 슬러리를 사용하여 상기 폴리실리콘막과 제2BPSG막 및 게이트 하드마스크 질화막을 CMP하는 단계를 포함한다. 본 발명에 따르면, 층간절연막 물질인 BPSG막과 플러그 물질인 폴리실리콘막에 대한 CMP 공정을 질화막과의 연마선택비가 우수한 산성 슬러리를 사용하여 수행함으로써 셀영역과 주변영역간의 단차 제거를 통해 공정상의 번거로움을 해결할 수 있으며, 또한, 디싱 발생을 억제 또는 최소화시켜 소자 수율 저하를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀영역과 주변영역간의 단차로 인한 공정상의 결함 발생 및 이에 기인하는 제조수율 저하를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 상하부 패턴간, 예컨데, 접합영역과 비트라인 및 접합영역과 캐패시터간의 콘택에 어려움을 겪게 되었음은 주지의 사실이다.
이에, 현재 대부분의 반도체 제조 공정에서는 상하부 패턴간의 안정적인 전기적 접속을 위해 랜딩플러그폴리(Landing Plug Poly)를 형성하고 있으며, 이러한 랜딩플러그폴리를 통해 접합영역과 비트라인 및 접합영역과 캐패시터간의 전기적 연결이 안정적으로 이루어지도록 하고 있다.
한편, 종래의 반도체 제조 공정은 게이트를 형성한 다음, 층간절연막으로서 BPSG막을 증착하고, 이어서, 어닐링을 통해 상기 BPSG막을 플로우(flow)시켜 완전한 매립(Gap-Fill)이 이루어지도록 하고 있다.
그러나, 이와같은 공정은 필연적으로 셀영역(cell region)과 주변영역(peri region)간의 단차를 유발하게 되는 바, 후속 공정의 신뢰성 확보 차원에서 셀 오픈 마스크 형성 공정 및 이를 이용한 식각 공정을 수행하여 셀 영역을 리세스(recess)시켜야만 한다. 따라서, 종래의 반도체 제조 공정은 공정상의 번거로움이 존재함은 물론 제조비용이 많이 소요된다.
또한, 랜딩플러그폴리를 형성함에 있어서, 종래의 공정은 폴리실리콘막의 증착 후, 알칼리성 슬러리를 사용하여 CMP(Chemical Mechanical Polishing) 공정을 진행하고 있는데, 이와같이 알칼리성 슬러리를 사용하여 CMP 공정을 진행하는 경우에는 층간절연막 물질인 BPSG막은 물론 플러그 물질인 폴리실리콘막의 표면에서 디싱(dishing)이 발생될 수 있다.
이에 따라, 상기한 디싱 문제를 해결하기 위해서는 별도의 산화막을 추가로 증착해야만 하므로 공정상의 번거로움이 존재할 수 밖에 없다.
특히, 디싱 지역에 빠진 연마잔류물은 후속 세정(cleaning) 공정에서 완전히 제거되지 않고 잔류될 수 있으며, 이 경우에는 비트라인 콘택 또는 스토리지 노드 콘택들간에 브릿지(Bridge)가 유발되어 소자 수율 저하(Yield loss)가 유발된다.
따라서, 본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위해 안출된 것으로서, 공정 상의 번거로움을 극복할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 디싱 발생을 방지하므로써 상기 디싱에 기인하는 소자 수율 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 상부에 하드마스크 질화막을 구비한 게이트들을 형성하는 단계; 상기 게이트들 사이의 기판 표면에 접합영역을 형성하는 단계; 상기 게이트들을 덮도록 기판 결과물 상에 제1BPSG막을 형성하는 단계; 상기 게이트의 하드마스크 질화막이 노출되도록 산성 슬러리를 사용하여 상기 제1BPSG막을 CMP하는 단계; 상기 CMP된 제1BPSG막 및 게이트 상에 제2BPSG막을 형성하는 단계; 상기 제2 및 제1BPSG막을 식각하여 게이트 및 게이트들 사이의 접합영역 표면을 동시에 노출시키는 랜딩플러그콘택을 형성하는 단계; 상기 랜딩플러그콘택을 매립하도록 기판 결과물 상에 폴리실리콘막을 증착하는 단계; 및 상기 게이트들 사이에 접합영역들과 서로 분리되어 각각 콘택하는 랜딩플러그폴리들이 형성되도록 산성 슬러리를 사용하여 상기 폴리실리콘막과 제2BPSG막 및 게이트 하드마스크 질화막을 CMP하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1BPSG막을 형성하는 단계는, 보론 농도를 10∼25Vol%, 그리고, 인 농도를 5∼12Vol%로 하여 3000∼6000Å 두께로 증착하는 공정과, 상기 증착된 막에 대해 매립(Gap-Fill) 특성이 향상되도록 700∼900℃에서 스팀 분위기로 10∼30분간 어닐링하는 공정으로 구성되며, 상기 어닐링 공정 후에는 황산과 과산화수소를 이용한 세정 공정을 수행한다.
상기 제1BPSG막을 CMP하기 위한 산성 슬러리는 콜로이드 실리카 연마제 (colloidal silica abrasive)를 가지며, pH 2∼7의 산성 영역을 나타내며, 또한, 질화막과의 선택비를 향상시키기 위해 폴리 아크릴릭 에시드(poly acrylic acid) 또는 폴리 에틸렌 글리콜(poly ethylene glycol)와 같은 폴리싸이클릭 에시드 (polycyclic acid)계 물질이 0.1∼3wt%로 첨가된다.
상기 제2BPSG막을 형성하는 단계는 보론 농도를 2∼10Vol%, 그리고, 인 농도를 1∼5Vol%로 하여 500∼3000Å 두께로 증착하는 공정과, 상기 증착된 막에 대해 보론 이온의 확산 효과가 최소화되면서 써멀 버짓이 최대한 감소되도록 750℃ 이하의 온도에서 스팀 분위기로 10∼30분간 어닐링하는 공정으로 구성된다.
상기 폴리실리콘막, 제2BPSG막, 게이트 하드마스크 질화막을 CMP하기 위한 산성 슬러리는 콜로이드 실리카 연마제를 가지며 pH 2∼7의 산성 영역을 나타낸다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막들(12)이 형성된 반도체 기판(1)을 마련한다. 그런다음, 상기 기판(1) 상에 게이트산화막(3a), 폴리실리콘막과 텅스텐막 또는 텅스텐실리사이드막의 적층막으로 이루어진 게이트도전막(3b), 하드마스크 질화막(3c)을 차례로 증착한 후, 상기 막들(3c, 3b, 3a)을 식각하여 상부에 하드마스크 질화막(3c)을 구비한 게이트들(3)을 형성한다.
이어서, 상기 게이트(3)의 양측벽에 스페이서(4)를 형성한 후, 기판 전면에 소오스/드레인 이온주입을 행하여 게이트들(3) 사이의 기판 표면에 접합영역(5)을 형성한다.
도 1b를 참조하면, 게이트들(3)을 덮도록 기판 결과물 상에 두껍게 제1BPSG막(6)을 형성한다. 이때, 상기 제1BPSG막(6)은 보론(B) 농도를 10∼25Vol%, 그리고, 인(P) 농도를 5∼12Vol%로 정도로 하여 3000∼6000Å 두께로 증착한다. 그 다음, 상기 제1BPSG막(6)의 플로우를 통한 매립(Gap-Fill) 특성이 최대한 향상되도록 기판 결과물을 700∼900℃에서 스팀(steam) 분위기로 10∼30분간 어닐링을 행한다. 이어서, 황산과 과산화수소를 이용한 세정(cleaning) 공정을 수행한다.
도 1c를 참조하면, 게이트(3)의 하드마스크 질화막(3c)이 노출되도록 상기 제1BPSG막(6)에 대한 CMP 공정을 진행한다. 이때, 상기 제1BPSG막(6)에 대한 CMP 공정은 BPSG 표면에서의 디싱 발생이 최소화되도록 종래와는 다른 변경된 슬러리 (Modified slurry), 바람직하게, 산화막 대 질화막의 연마선택비가 우수한 산성 슬러리(acid slurry)를 이용하여 진행한다. 상기 산성 슬러리는 콜로이드 실리카 연마제(colloidal silica abrasive)를 함유하며, pH 2∼7의 산성 영역을 나타낸다. 아울러, 본 발명은 상기 산성 슬러리에 폴리 아크릴릭 에시드(poly acrylic acid) 또는 폴리 에틸렌 글리콜(poly ethylene glycol)와 같은 폴리싸이클릭 에시드 (polycyclic acid)계 물질을 0.1∼3wt%로 첨가하므로써 CMP 공정시 하드마스크 질화막(3c)의 손실이 최소화되도록 한다.
여기서, 상기 CMP 공정은 게이트의 하드마스크 질화막(3c)을 연마정지층으로 하여 진행하므로, 자세하게 도시하고 설명하지는 않았지만, 셀영역과 주변영역간에는 단차가 발생되지 않으며, 따라서, 셀영역을 선택적으로 리세스시키기 위한 셀 오픈 마스크 형성 공정 및 식각 공정은 생략 가능하며, 이에 따라, 공정 상의 번거로움 및 이와 관련된 제조비용 증가를 억제시킬 수 있다.
도 1d를 참조하면, CMP된 제1BPSG막(6) 및 게이트(3) 상에 제2BPSG막(7)을 증착한다. 이때, 상기 제2BPSG막(7)은 보론 농도를 2∼10Vol%, 그리고, 인 농도를 1∼5Vol%로 하여 증착하며, 그 두께는 후속 랜딩플러그콘택 형성 공정에 유리한 두께, 예컨데, 500∼3000Å 두께로 증착한다. 그런다음, 상기 제2BPSG막(7)에 대해 보론 이온의 확산 효과가 최소화되면서 써멀 버짓(Thermal Budget)이 최대한 감소될 수 있도록 750℃ 이하의 온도에서 스팀 분위기로 10∼30분간 어닐링을 행한다.
도 1e를 참조하면, 공지의 SAC 공정에 따라 제2 및 제1BPSG막(7, 6)을 식각하여 다수개의 게이트(3) 및 게이트들(3) 사이의 접합영역(5) 표면을 동시에 노출시키는 랜딩플러그콘택(Landing Plug Contact : 8)을 형성한다.
도 1f를 참조하면, 랜딩플러그콘택을 매립하도록 기판 결과물 상에 플러그 물질, 바람직하게, 폴리실리콘막(9)을 두껍게 증착한다.
도 1g를 참조하면, 게이트 하드마스크 질화막(3c)이 노출될 때까지 상기 폴리실리콘막과 제2BPSG막을 CMP하고, 이를 통해, 게이트들(3) 사이에 접합영역들(5)과 서로 분리되어 각각 콘택하는 랜딩플러그폴리들(9a)을 형성한다. 이때, 상기 CMP 공정은 제1BPSG막의 CMP시에 사용된 슬러리와 동일한 슬러리, 즉, 콜로이드 실리카 연마제를 가지며, pH 2∼7의 산성 영역을 나타내는 산성 슬러리를 사용하여 수행하며, 아울러, 이러한 산성 슬러리에 폴리싸이클릭 에시드계 물질을 첨가하므로써 하드마스크 질화막(3c)의 손실이 최소화되도록 한다.
여기서, 상기 CMP 공정은 산화막 대 질화막의 연마선택비가 우수한 산성 슬러리를 사용하여 수행하기 때문에 플러그 물질인 폴리실리콘막 표면 및 층간절연막 물질인 BPSG막 표면, 정확하게는, 랜딩플러그폴리(9a) 및 잔류된 제1BPSG막(6)의 표면에서 디싱(dishing)이 발생되지 않으며, 따라서, 상기 디싱을 제거하기 위한 추가 공정이 필요치 않으므로 종래 공정상의 번거로움은 해결되며, 아울러, 디싱 지역에서의 연마잔류물이 제거되지 않음에 따른 결함 발생도 근본적으로 해결된다.
이후, 상기 결과물에 대해 비트라인 공정을 포함한 일련의 후속 공정을 진행하여 본 발명의 반도체 소자를 완성한다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
이상에서와 같이, 본 발명은 층간절연막 물질인 BPSG막에 대한 CMP 공정을 질화막과의 연마선택비가 우수한 산성 슬러리를 사용하여 수행하며, 그리고, CMP 후에 다시 BPSG막을 증착함으로써 셀영역과 주변영역간의 단차 제거를 통해 공정상의 번거로움을 해결할 수 있다.
또한, 본 발명은 랜딩플러그폴리를 형성함에 있어 폴리실리콘막 및 BPSG막에 대한 CMP 공정도 산성 슬러리를 사용하여 수행함으로써 상기 폴리실리콘막 및 BPSG막에서의 디싱 발생을 억제 또는 최소화시킬 수 있으며, 이에 따라, 소자 제조수율을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3 : 게이트 3a : 게이트산화막
3b : 게이트도전막 3c : 하드마스크 질화막
4 : 스페이서 5 : 접합영역
6 : 제1BPSG막 7 : 제2BPSG막
8 : 랜딩플러그콘택 9 : 폴리실리콘막
9a : 랜딩플러그폴리
Claims (9)
- 반도체 기판 상에 상부에 하드마스크 질화막을 구비한 게이트들을 형성하는 단계;상기 게이트들 사이의 기판 표면에 접합영역을 형성하는 단계;상기 게이트들을 덮도록 기판 결과물 상에 제1BPSG막을 형성하는 단계;상기 게이트의 하드마스크 질화막이 노출되도록 산성 슬러리를 사용하여 상기 제1BPSG막을 CMP하는 단계;상기 CMP된 제1BPSG막 및 게이트 상에 제2BPSG막을 형성하는 단계;상기 제2 및 제1BPSG막을 식각하여 게이트 및 게이트들 사이의 접합영역 표면을 동시에 노출시키는 랜딩플러그콘택을 형성하는 단계;상기 랜딩플러그콘택을 매립하도록 기판 결과물 상에 폴리실리콘막을 증착하는 단계; 및상기 게이트들 사이에 접합영역들과 서로 분리되어 각각 콘택하는 랜딩플러그폴리들이 형성되도록 산성 슬러리를 사용하여 상기 폴리실리콘막과 제2BPSG막 및 게이트 하드마스크 질화막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1BPSG막을 형성하는 단계는보론 농도를 10∼25Vol%, 그리고, 인 농도를 5∼12Vol%로 하여 3000∼6000Å 두께로 증착하는 공정과, 상기 증착된 막에 대해 매립(Gap-Fill) 특성이 향상되도록 700∼900℃에서 스팀 분위기로 10∼30분간 어닐링하는 공정으로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 어닐링 공정 후, 황산과 과산화수소를 이용한 세정 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1BPSG막을 CMP하기 위한 산성 슬러리는 콜로이드 실리카 연마제(colloidal silica abrasive)를 가지며, pH 2∼7의 산성 영역을 나타내는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산성 슬러리는 질화막과의 선택비를 향상시키기 위한 폴리싸이클릭 에시드(polycyclic acid)계 물질이 첨가된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 폴리싸이클릭 에시드계 물질은 폴리 아크릴릭 에시드(poly acrylic acid) 또는 폴리 에틸렌 글리콜(poly ethylene glycol)인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 폴리싸이클릭 에시드계 물질은 0.1∼3wt%로 첨가된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2BPSG막을 형성하는 단계는보론 농도를 2∼10Vol%, 그리고, 인 농도를 1∼5Vol%로 하여 500∼3000Å 두께로 증착하는 공정과, 상기 증착된 막에 대해 보론 이온의 확산 효과가 최소화되면서 써멀 버짓이 최대한 감소되도록 750℃ 이하의 온도에서 스팀 분위기로 10∼30분간 어닐링하는 공정으로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리실리콘막과 제2BPSG막 및 게이트 하드마스크 질화막을 CMP하기 위한 산성 슬러리는 콜로이드 실리카 연마제를 가지며, pH 2∼7의 산성 영역을 나타내는 것을 특징으로 하는 반도체 소자의 제조방법.
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