KR20000001718A - 트렌치 격리 제조 방법 - Google Patents

트렌치 격리 제조 방법 Download PDF

Info

Publication number
KR20000001718A
KR20000001718A KR1019980022101A KR19980022101A KR20000001718A KR 20000001718 A KR20000001718 A KR 20000001718A KR 1019980022101 A KR1019980022101 A KR 1019980022101A KR 19980022101 A KR19980022101 A KR 19980022101A KR 20000001718 A KR20000001718 A KR 20000001718A
Authority
KR
South Korea
Prior art keywords
trench
trench isolation
forming
semiconductor substrate
mask
Prior art date
Application number
KR1019980022101A
Other languages
English (en)
Other versions
KR100289340B1 (ko
Inventor
노병혁
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980022101A priority Critical patent/KR100289340B1/ko
Priority to US09/329,844 priority patent/US6087233A/en
Publication of KR20000001718A publication Critical patent/KR20000001718A/ko
Application granted granted Critical
Publication of KR100289340B1 publication Critical patent/KR100289340B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Abstract

본 발명은 트렌치 격리막의 에지 디핑(edge dipping)을 최소화하는 트렌치 격리 제조 방법에 관한 것으로, 반도체 기판 상에 트렌치 마스크가 형성된다. 트렌치 마스크를 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치를 완전히 채우도록 트렌치 마스크 상에 트렌치 격리막이 형성된다. 트렌치 마스크의 상부 표면이 노출될 때까지 트렌치 격리막이 평탄화 식각 된다. 반도체 기판 전면에 트렌치 격리막의 식각을 방지하기 위한 얇은 물질층이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 격리막 평탄화 식각 후 트렌치 격리막의 식각을 방지하기 위한 얇은 물질층을 형성함으로써, 트렌치 마스크의 초기 증착 두께를 줄일 수 있고, 후속 세정 공정시 트렌치 격리막의 에지 디핑을 최소화 할 수 있다. 또한, 후속 고온 어닐링 공정시 트렌치 마스크에 의해 반도체 기판이 받는 스트레스(stress)를 감소시킬 수 있으며, 소자의 동작 특성을 안정화시킬 수 있다.

Description

트렌치 격리 제조 방법(A METHOD FOR FABRICATING TRENCH ISOLATION)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 격리(trench isolation) 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 소자간의 분리를 위한 격리 공정인 LOCOS(local oxidation of silicon) 공정이 한계에 도달하였다. 이에 따라, 새로운 소자 분리 공정으로서 트렌치 격리 공정이 도입되었다.
그러나, 트렌치 격리 공정에 있어서 문제가 되는 트렌치 격리막의 에지 디핑(edge dipping)은 게이트 산화막의 품질(quality) 저하, 트랜지스터 험프(hump or kink), 그리고 셀(cell) 트랜지스터의 불안정성 등의 문제를 유발하는 것으로 알려져 있다.
도 1a 내지 도 1c는 종래의 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도 이다.
도 1a를 참조하면, 종래의 트렌치 격리 제조 방법은 먼저, 반도체 기판(1) 상에 패드 산화막(pad oxide)(도면에 미도시)을 사이에 두고, 트렌치 마스크인 SiN막 마스크(2)가 형성된다. 상기 SiN막 마스크(2)를 사용하여 반도체 기판(1)이 식각 되어 트렌치(3)가 형성된다. 상기 트렌치(3)를 채우도록 SiN막 마스크(2) 상에 트렌치 격리막(4)이 증착 된다. 상기 SiN막 마스크(2)의 상부 표면이 노출될 때까지 상기 트렌치 격리막(4)이 평탄화 식각(planarization etch)된다.
도 1b에 있어서, 상기 SiN막 마스크(2)가 예를 들어, 인산 스트립(H3PO4strip) 공정으로 제거된다. 상기 SiN막 마스크(2)가 제거된 후, 트렌치 격리막(4)의 상부 표면이 트렌치(3) 양측의 반도체 기판(1)의 상부 표면 즉, 활성 영역(active region)의 상부 표면보다 30nm 내지 100nm 정도 더 높게 된다. 이것은 트렌치 격리 공정의 최종 단계인 게이트 폴리(gate poly)가 증착 되는 시점에서 트렌치 격리막(4)과 활성 영역의 상부 표면이 일치 되도록 하기 위해서, 습식 세정(wet cleaning) 공정에 의해 식각 되는 양을 고려하여 남긴 트렌치 격리막(4) 두께(t1)를 나타낸다. 따라서, 그 만큼 상기 평탄화 식각 후의 SiN막 마스크(2)가 두껍게 유지되어야 하고, 이는 후속 열처리 공정시 활성 영역에 주는 스트레스(stress)를 증가시키게 된다.
또한, 상기 SiN막 마스크(2) 제거 후 포토(photo) 및 세정 공정이 3회 내지 6회 정도 수행되므로 이에 따라 도 1c에 도시된 바와 같이, 트렌치 격리막(4)의 에지 디핑(참조 번호 5)이 30nm 내지 100nm 정도 발생된다. 상기 에지 디핑(참조 번호 5)은 트렌치(3) 상부의 에지 부위가 노출되는 정도를 결정하는 팩터(factor)로서, 게이트 전극 물질이 증착될 때까지 수행되는 습식 세정으로 인한 트렌치 격리막(4)의 소모가 원인이 된다.
상술한 바와 같은 트렌치 격리 공정에서의 에지 디핑은 "Trench Isolation for 0.45㎛ Active Pitch and Below", IEDM 95, pp. 28.1.1 - 28.1.4, 1995에서 Asanga H. Perera 등이 주장하는 바와 같이, 20nm 당 0.1V 정도의 쓰레스홀드 전압(threshold voltage)의 다운(down)을 발생시키고, 트랜지스터의 서브 쓰레스홀드(sub-threshold) 특성의 험프 현상을 발생시킨다. 이에 따라, 전반적으로 트랜지스터의 컷오프(cut-off) 특성이 악화되어 칩(chip)의 파우어 소모(power consumption)가 증가되거나, 심한 경우 칩이 동작하지 못하게 되기도 한다.
또한, 이와 같은 트랜지스터 험프 및 쓰레스홀드 전압 다운은 트렌치 격리 공정에 대한 소자의 내성(immunity)을 저하시켜, 공정의 작은 변화에 대해서도 트랜지스터의 특성이 크게 변화되어, 제품의 재현성 및 신뢰성을 저해하는 주 요인이 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 격리막의 에지 디핑을 최소화 할 수 있는 트렌치 격리 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 트렌치 마스크의 초기 증착 두께를 줄일 수 있고, 따라서 반도체 기판이 받는 스트레스를 감소시킬 수 있는 트렌치 격리 제조 방법을 제공함에 있다.
도 1a 내지 도 1c는 종래의 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 격리 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 102 : SiN막 마스크
3, 103 : 트렌치 4, 104 : 트렌치 격리막
106 : 물질층
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 트렌치 격리 제조 방법은, 반도체 기판 상에 트렌치 형성 영역을 정의하여 트렌치 마스크를 형성하는 단계; 상기 트렌치 마스크를 사용하여 반도체 기판을 식각 하여 트렌치를 형성하는 단계; 상기 트렌치를 트렌치 격리 물질로 완전히 채우는 단계; 상기 트렌치 마스크의 상부 표면이 노출될 때까지 트렌치 격리 물질을 평탄화 식각 하는 단계; 및 반도체 기판 전면에 상기 트렌치 격리 물질의 식각을 방지하기 위한 얇은 물질층을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 트렌치 격리 물질 형성 후, 트렌치 격리 물질을 치밀화 시키기 위한 어닐링 공정을 수행하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 물질층 형성 단계 후, 적어도 한 번 이상의 세정 공정을 수행하는 단계; 및 상기 물질층을 제거하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 구조물을 형성하는 단계; 상기 구조물을 포함하여 반도체 기판 상에 얇은 물질층을 형성하는 단계를 포함한다. 이때, 상기 물질층은 화학적 및 물리적으로 안정한 물질로 형성되고, 상기 구조물의 토폴로지 변화를 방지하기 위해 형성된다.
(작용)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 트렌치 격리 제조 방법은, 트렌치 격리막이 평탄화 식각된 후, 반도체 기판 전면에 트렌치 격리막의 식각을 방지하기 위한 얇은 물질층이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 마스크의 초기 증착 두께를 줄일 수 있고, 후속 세정 공정시 트렌치 격리막의 에지 디핑을 최소화 할 수 있다. 또한, 후속 고온 어닐링 공정시 트렌치 마스크에 의해 반도체 기판이 받는 스트레스를 감소시킬 수 있으며, 소자의 동작 특성을 안정화시킬 수 있다.
(실시예)
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 격리 제조 방법의 공정도 2a를 참조하면, 본 발명의 실시예에 따른 트렌치 격리 제조 방법은 먼저, 반도체 기판(100) 상에 패드 산화막(도면에 미도시)을 사이에 두고 트렌치 마스크인 SiN막 마스크(102)가 형성된다. 여기서, 상기 SiN막 마스크(102)는 종래와 달리 비교적 얇게 증착 된다. 예를 들어, 종래 SiN막 마스크가 1500Å 내지 2500Å의 두께 범위를 갖도록 증착 되는 경우, 본 발명에 따른 SiN막 마스크(102)는 500Å 내지 1500Å의 두께 범위를 갖도록 증착 된다. 상기 SiN막 마스크(102)가 종래에 비해 비교적 얇게 증착 되므로, 후속 고온 열처리 공정시 활성 영역이 받는 스트레스가 줄어들게 된다.
상기 SiN막 마스크(102)를 사용하여 반도체 기판(100)이 식각 되어 소자간 격리를 위한 트렌치(103)가 형성된다. 상기 트렌치(103)를 완전히 채우도록 SiN막 마스크(102) 상에 트렌치 격리막(104) 예를 들어, USG(undoped silicate glass) 등의 산화막이 증착 된다. 상기 트렌치 격리막(104)의 습식 공정에 대한 저항을 증가시키기 위해 즉, 트렌치 격리막(104)을 치밀화(densification) 시키기 위해 고온 어닐링(annealing) 공정이 수행된다. 상기 고온 어닐링 공정은 이 공정 진행시 반도체 기판(100)이 받는 스트레스를 감소시키기 위해 약 1000℃에서 수행된다.
상기 SiN막 마스크(102)의 상부 표면이 노출될 때까지 트렌치 격리막(104)이 CMP 공정 등으로 평탄화 식각 된다. 이 공정으로, 상기 SiN막 마스크(102)는 1000Å 이하의 두께를 갖게 된다.
도 2b에 있어서, 상기 SiN막 마스크(102)가 예를 들어, 인산 스트립 공정으로 제거된다. 그 결과로, 트렌치 격리막(104)의 상부 표면이 활성 영역의 상부 표면보다 0Å 내지 500Å의 두께(t2) 정도 더 높게 된다.
도 2c에서와 같이, 상기 반도체 기판(100) 전면에 후속 세정 공정시 트렌치 격리막(104)의 식각을 방지하기 위한 얇은 물질층(106)이 형성된다. 상기 물질층(106)은 화학적 그리고 물리적으로 안정된 예를 들어, SiN막으로서 LPCVD 방법에 의해 수 nm의 두께로 증착 된다. 한편, 상기 물질층(106)은 폴리실리콘막으로도 형성 가능하다.
후속 공정으로서, 웰(well) 이온주입 공정 및 쓰레스홀드 어드저스트(adjust) 이온주입 공정 등이 수행된다. 상기 이온주입 공정들을 수행함에 있어서, 포토/이온주입/애싱(ashing)/스트립/세정 공정이 반복되며, 통상적으로 후퇴형 웰 구조(retrograded well scheme)를 채택하므로, 적게는 3회 많게는 6회 정도의 세정 공정이 수행된다. 이때, 상기 물질층(106)은 이러한 다수의 세정 공정 진행시 트렌치 격리막(104)이 소모되는 것을 방지하는 역할을 하게 된다.
마지막으로, 상기 물질층(106)이 예를 들어, 인산 스트립 공정으로 제거되면 도 2d에 도시된 바와 같이, 트렌치 격리막(104)의 상부 표면과 활성 영역의 상부 표면이 나란한 트렌치 격리가 완성된다. 이때, 상기 트렌치 격리막(104)의 에지 디핑은 30nm 이하로 적게 된다.
상술한 바와 같이, 상기 물질층(106)에 의해 상기 트렌치 격리막(104)의 에지 디핑이 억제됨에 따라, 소자의 내성이 증가된다.
상술한 바와 같은 본 발명은 트렌치 격리 제조 방법의 실시예에 국한하지 않고, 반도체 기판 내에 또는 반도체 기판 상에 형성된 구조물의 토폴로지 변화를 방지하기 위해 상기 구조물을 덮도록 반도체 기판 상에 화학적, 물리적으로 안정된 물질을 얇게 덮어 상기 구조물의 표면을 보호하는 모든 방법에 적용 가능하다.
본 발명은 트렌치 마스크의 초기 증착 두께를 줄일 수 있고, 후속 세정 공정시 트렌치 격리막의 에지 디핑을 최소화 할 수 있는 효과가 있다. 또한, 후속 고온 어닐링 공정시 트렌치 마스크에 의해 반도체 기판이 받는 스트레스를 감소시킬 수 있으며, 소자의 동작 특성을 안정화시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판 상에 트렌치 형성 영역을 정의하여 트렌치 마스크를 형성하는 단계;
    상기 트렌치 마스크를 사용하여 반도체 기판을 식각 하여 트렌치를 형성하는 단계;
    상기 트렌치를 트렌치 격리 물질로 완전히 채우는 단계;
    상기 트렌치 마스크의 상부 표면이 노출될 때까지 트렌치 격리 물질을 평탄화 식각 하는 단계; 및
    반도체 기판 전면에 상기 트렌치 격리 물질의 식각을 방지하기 위한 얇은 물질층을 형성하는 단계를 포함하는 트렌치 격리 제조 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 마스크는, 실리콘 질화막으로 형성되는 트렌치 격리 제조 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 마스크는, 상기 트렌치 격리 물질 평탄화 식각 공정에 의해 1000Å 이하의 두께를 갖도록 식각 되는 트렌치 격리 제조 방법.
  4. 제 1 항에 있어서,
    상기 물질층은, 실리콘 질화막 및 폴리실리콘막 중 어느 하나로 형성되는 트렌치 격리 제조 방법.
  5. 제 1 항에 있어서,
    상기 물질층은, 수 nm 의 두께를 갖도록 형성되는 트렌치 격리 제조 방법.
  6. 제 1 항에 있어서,
    상기 트렌치 격리 물질 형성 후, 트렌치 격리 물질을 치밀화 시키기 위한 어닐링 공정을 수행하는 단계를 더 포함하는 트렌치 격리 제조 방법.
  7. 제 6 항에 있어서,
    상기 어닐링 공정은 약 1000℃에서 수행되는 트렌치 격리 제조 방법.
  8. 제 1 항에 있어서,
    상기 물질층 형성 단계 후, 적어도 한 번 이상의 세정 공정을 수행하는 단계; 및
    상기 물질층을 제거하는 단계를 더 포함하는 트렌치 격리 제조 방법.
  9. 반도체 기판 내에 그리고 반도체 기판의 상부 중 어느 하나에 구조물을 형성하는 단계;
    상기 구조물을 포함하여 반도체 기판 상에 얇은 물질층을 형성하는 단계를 포함하고,
    상기 물질층은 화학적 및 물리적으로 안정된 물질로 형성되고, 상기 구조물의 토폴로지 변화를 방지하기 위해 형성되는 반도체 장치의 제조 방법.
KR1019980022101A 1998-06-12 1998-06-12 트렌치격리제조방법 KR100289340B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980022101A KR100289340B1 (ko) 1998-06-12 1998-06-12 트렌치격리제조방법
US09/329,844 US6087233A (en) 1998-06-12 1999-06-11 Forming trench isolators in semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980022101A KR100289340B1 (ko) 1998-06-12 1998-06-12 트렌치격리제조방법

Publications (2)

Publication Number Publication Date
KR20000001718A true KR20000001718A (ko) 2000-01-15
KR100289340B1 KR100289340B1 (ko) 2001-06-01

Family

ID=19539321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980022101A KR100289340B1 (ko) 1998-06-12 1998-06-12 트렌치격리제조방법

Country Status (2)

Country Link
US (1) US6087233A (ko)
KR (1) KR100289340B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599813B2 (en) 2001-06-29 2003-07-29 International Business Machines Corporation Method of forming shallow trench isolation for thin silicon-on-insulator substrates
KR100460146B1 (ko) * 2002-02-19 2004-12-04 삼성전자주식회사 반도체 장치 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
KR100238244B1 (ko) * 1996-12-17 2000-01-15 윤종용 트랜치 소자분리방법
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure

Also Published As

Publication number Publication date
US6087233A (en) 2000-07-11
KR100289340B1 (ko) 2001-06-01

Similar Documents

Publication Publication Date Title
KR100297737B1 (ko) 반도체소자의 트렌치 소자 분리 방법
US20040021197A1 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween
KR20010014111A (ko) 측부가 유전적으로 절연된 반도체 디바이스를 형성하는방법 및 이 방법에 의해 제조된 모스 반도체 디바이스
US6258697B1 (en) Method of etching contacts with reduced oxide stress
KR20000013397A (ko) 트렌치 격리 형성 방법
KR100366614B1 (ko) 티형 트렌치 소자분리막 형성방법
US6333218B1 (en) Method of etching contacts with reduced oxide stress
KR100289340B1 (ko) 트렌치격리제조방법
KR100275732B1 (ko) 어닐링을 이용한 트랜치형 소자분리막 형성방법
KR0161432B1 (ko) 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법
KR20000007803A (ko) 반도체 집적회로의 트렌치 소자분리방법
KR100429678B1 (ko) 반도체소자의 소자분리막 형성방법
KR100321171B1 (ko) 반도체소자의 트랜지스터 제조 방법
JP4397522B2 (ja) コーナー効果の低減方法
KR100256821B1 (ko) 반도체 소자의 소자분리막 제조방법
JPH113974A (ja) 半導体集積回路装置およびその製造方法
KR20030001941A (ko) 반도체소자의 제조방법
KR100412137B1 (ko) 반도체 소자의 게이트 스페이서 형성방법
KR100245087B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR100200747B1 (ko) 반도체장치의 소자분리방법
KR19990017051A (ko) 반도체 장치의 소자분리 방법
KR20010061041A (ko) 반도체소자의 소자분리막 형성방법
KR19990029508A (ko) 반도체 기판 내에 좁은 실리콘 열 산화막 측면 절연 영역을 형성하는 방법 및 이 방법에 의해 제조된 모스 반도체 소자
KR20040002137A (ko) 반도체소자의 제조방법
KR20030060604A (ko) 소자분리막의 형성 방법 및 그를 이용한 반도체소자의제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120131

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee