KR20010061041A - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로,
반도체기판 상부에 패드산화막과 패드질화막을 적층하고 상기 패드질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하되, 예정된 크기보다 적은 크기로 형성한 다음, 상기 패드 산화막을 불산계 용액으로 측면식각하고 상기 패드질화막을 제거한 다음, 상기 반도체기판에 불순물을 임플란트하고 상기 반도체기판 표면을 산화시켜 열산화막을 형성한 다음, 상기 패드산화막을 제거하고 전체표면상부를 매립하는 HDP 산화막을 형성하고 상기 HDP 산화막과 열산화막을 평탄화식각하여 소자분리막을 형성하는 공정으로 트렌치 프로파일의 변화로 인한 특성 열화를 최소화할 수 있어 식각 공정마진을 증가시킬 수 있으며 고온 산화공정을 진행하며 발생되는 기판 응력으로 인한 특성열화를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬수 있는 기술이다.

Description

반도체소자의 소자분리막 형성방법{Forming method for a field oxide of semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 트렌치를 매립하는 소자분리막의 손상을 방지하여 후속공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
도시되지않았으나, 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막을 형성하고, 상기 패드산화막 상부에 질화막을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치를 형성한다.
그 다음에, 상기 트렌치를 매립하는 산화막을 형성하고, 상기 산화막을 화학기계연마 ( chemical mechenical polishing, 이하에서 CMP 라 함 ) 하여 상부면을 평탄하게 형성한다.
그리고, 상기 질화막을 제거한다. 이때, 상기 질화막은 인산용액을 이용한 습식방법으로 제거한다.
그 다음에, 상기 패드산화막을 제거하는 습식세정공정을 실시하고, 상기 패드산화막이 제거된 반도체기판상부에 게이트산화막을 형성하기 위하여 습식세정공정을 실시한다.
이때, 상기 산화막과 반도체기판의 경계부에 위치한 상기 산화막이 상기 트렌치 안쪽으로 식각되는 턱짐현상이 발생하여 후속공정을 어렵게 할 뿐만아니라 반도체기판의 누설전류를 유발시켜 반도체소자의 특성 및 신뢰성을 저하시킴으로써 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기위하여, 예정된 소자분리막보다 작은 크기로 패드산화막을 형성하고 이를 마스크로하여 상기 반도체기판에 임플란트 공정을 실시한 다음, 후속공정으로 소자분리막을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 패드산화막
15 : 패드질화막 17 : 트렌치
19 : 산화막 21 : 소자분리막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판 상부에 패드산화막과 패드질화막을 적층하는 공정과,
상기 패드질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하되, 예정된 크기보다 적은 크기로 형성하는 공정과,
상기 패드 산화막을 불산계 용액으로 측면식각하는 공정과,
상기 패드질화막을 제거하고 상기 반도체기판에 불순물을 임플란트하는 공정과,
상기 반도체기판 표면을 산화시켜 열산화막을 형성하는 공정과,
상기 패드산화막을 제거하고 전체표면상부를 매립하는 고밀도 플라즈마 ( high density plasma chemical vapor deposition, 이하에서 HDP 라 함 ) 산화막을 형성하는 공정과,
상기 HDP 산화막과 열산화막을 평탄화식각하여 소자분리막을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(13)을 형성한다. 이때, 상기 패드화화막(13)은 열산화공정을 이용하여 70 ∼ 300 Å 정도의 두께로 형성한다.
그리고, 상기 패드산화막(13) 상부에 패드질화막(15)을 형성한다. 이때, 상기 패드질화막(15)은 500 ∼ 3000 Å 정도의 두께로 형성한다.
그 다음에, 소자분리마스크를 이용한 식각공정으로 상기 질화막(15), 패드산화막(13) 및 일정두께의 반도체기판(11)을 식각하여 트렌치(17)를 형성한다.
여기서, 상기 소자분리마스크는 예정된 크기의 소자분리막보다 작게 형성된 것이다. 따라서, 상기 트렌치(17) 역시 예정된 크기보다 작게 형성된 것이다. (도 1a)
그 다음, 불산계 용액을 이용하여 상기 패드산화막(13)을 ⓐ 부분과 같이 일정두께 측면식각한다. (도 1a)
그리고, 상기 패드질화막(15)을 제거하고 반도체기판 전면에 불순물을 임플란트한다. 이때, 상기 불순물은 아르곤, 질소, 산소나 이들을 혼합하여 사용한다.
이때, 상기 임플란트 공정시 상기 패드산화막(13)이 마스크로 사용된다. (도 1b)
그 다음, 고온 산화공정으로 상기 반도체기판(11) 표면을 산화시켜 산화막(19)을 형성한다.
이때, 상기 산화막(19)은 불순물이 임플란트된 트렌치(17) 표면과 상기 ⓐ 부분이 패드산화막(13)에 비하여 두껍게 형성된다. (도 1c)
그 다음, 상기 패드산화막(13)을 불산계 용액을 이용하여 제거한다. 이때, 상기 트렌치(17) 상부 및 상기 패드산화막(13)의 측면에 형성된 산화막(19)은 상기 패드산화막(13)보다 두껍게 형성되어 일정두께 남게 된다.
그리고, 상기 트렌치(17)를 매립하는 HDP 산화막(도시안됨)을 전체표면 상부에 형성하고 CMP 공정으로 평탄화시켜 평탄화된 소자분리막(21)을 형성한다.
여기서, 상기 패드산화막(13)의 식각공정없이 상기 HDP 산화막을 증착하고 CMP 공정을 실시하여 소자분리막(21)을 형성할 수도 있다. (도 1d)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 트렌치 프로파일의 변화로 인한 특성 열화를 최소화할 수 있어 식각공정의 마진을 증가시킬 수 있으며 고온 산화공정을 진행하며 발생되는 실리콘 기판의 응력으로 인한 특성열화를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬수 있는 효과를 제공한다.

Claims (5)

  1. 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 공정과,
    상기 패드질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하되, 예정된 크기보다 적은 크기로 형성하는 공정과,
    상기 패드 산화막을 불산계 용액으로 측면식각하는 공정과,
    상기 패드질화막을 제거하고 상기 반도체기판에 불순물을 임플란트하는 공정과,
    상기 반도체기판 표면을 산화시켜 열산화막을 형성하는 공정과,
    상기 패드산화막을 제거하고 전체표면상부를 매립하는 HDP 산화막을 형성하는 공정과,
    상기 HDP 산화막과 열산화막을 평탄화식각하여 소자분리막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 임플란트 공정은 아르곤, 질소, 산소 또는 이들의 혼합 불순물을 이용하여 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 패드산화막은 열산화공정을 이용하여 70 ∼ 300 Å 정도의 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 평탄화식각공정은 CMP 공정으로 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  5. 제 1 항 또는 제 4 항중 어느 한항에 있어서,
    상기 평탄화식각공정은 상기 패드 산화막의 제거공정없이 HDP 산화막을 증착한 다음에 실시하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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KR100639194B1 (ko) * 2000-05-31 2006-10-31 주식회사 하이닉스반도체 반도체 장치의 소자 분리막 형성방법
KR100798802B1 (ko) * 2001-12-31 2008-01-29 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법

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