KR100639182B1 - 반도체장치의 소자격리방법 - Google Patents

반도체장치의 소자격리방법 Download PDF

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Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 버퍼막과 패드질화막을 이용해서 반도체기판의 소정 부위에 트렌치를 형성한 다음, 상기 트렌치 형성시 노출된 버퍼막의 일부를 제거하여 리세스시키고, 이 부위를 산화성 물질로 매립하며, 상기 트렌치 내에 소자격리용 절연막을 매립시킨 다음, 상기 산화성 물질을 산화시키는 것을 통해 산화막으로 만들어 트렌치 상부 코너를 라운딩시켜서, 소자격리막의 전기적 특성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법에 관한 것이다.

Description

반도체장치의 소자격리방법{Method for isolating semiconductor devices}
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 버퍼막과 패드절연막을 이용하여 반도체기판의 소정 부위를 제거하여 소자격리영역이 될 트렌치를 형성한 다음 트렌치형성시 노출된 버퍼막의 일부를 제거하여 리세스시키고 이부위를 산화성물질로 매립한 후 소자격리용 절연막을 트렌치에만 잔류시킨 다음 산화성물질을 산화시켜 산화막으로 만들어 트렌치 상부 코너를 라운딩시켜 소자격리막의 전기적 특성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적인 LOCOS(Local Oxidation of Silicon) 방법등의 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
반도체장치의 소자격리방법에 적용되는 STI 방법은 소자격리영역을 정의하는 트렌치에 매립되는 절연물질과 활성영역의 단차를 일정하게 유지하여야 한다. 이를 위하여 CMP를 사용하고, 이러한 CMP시 활성영역의 기판을 보호하기 위하여 질화막을 보호막으로 사용한다.
보호막으로 사용되는 질화막을 CMP 후 제거하는 공정과 소자 형성용 수차례의 이온주입 및 산화공정과 세정공정을 실시하는 경우, 소자격리막 형성용 절연막으로 HDP 산화막(high density plasma oxide)을 사용하는데 이는 증착 특성상 급격한 기울기를 갖는 트렌치 상부 코너에서의 증착밀도가 타 부위보다 낮기 때문에 필연적으로 활성영역과 소자격리영역의 경계면에는 홈(groove)이 생긴다.
또한, 트렌치 형성시 식각되는 기판의 상부 모서리 부위의 기울기가 급격히 증가하여 전계가 집중되므로 누설전류특성을 열화시킨다.
도 1a 내지 도 1e는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(11)을 형성하고, 이 버퍼산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(12)을 형성한다. 이때, 버퍼산화막(11)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성한다.
그리고, 패드질화막(12)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(11)을 개재한 잔류한 패드질화막(120은 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
도 1c를 참조하면, 포토레지스트패턴 또는 패드질화막(12)에 의하여 보호되지 않는 노출된 반도체기판(10)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T1)의 상부 모서리에 해당하는 소자활성영역의 기판부위(C1)는 경사가 매우 급격하게 형성된다.
도 1b를 참조하면, 포토레지스트패턴을 산소 애슁(O2 ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(10)에 전세공정을 실시한다.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T1) 형성시 손상받은 기판(10)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T1) 표면에 산화막(도시안함)을 성장시켜 형성할 수 있다.
그 다음, 트렌치를 포함하는 노출된 패드질화막(12) 상에 소자격리막 형성용 절연물질층(13)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층(13)은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다.
그리고, 절연물질층(13)의 밀도(density)를 높히기 위하여 기판(10)에 어닐링을 실시할 수 있다.
도 1c를 참조하면, 절연물질층에 평탄화공정을 실시하여 절연물질층(130)을 트렌치에만 잔류시키고 동시에 패드질화막의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패 드질화막(12)의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다.
도 1d를 참조하면, 잔류한 패드질화막을 제거하여 버퍼산화막(11)의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층의 일부도 소정 두께로 제거되어 노출된 버퍼산화막의 표면과 잔류한 절연물질층의 표면이 비슷한 레벨을 갖게 된다.
도 1e를 참조하면, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리(C1) 부위의 밀도가 타 부위보다 낮으므로 평탄화된 절연물질층에 의하여 정의되는 소자격리영역과 소자활성영역의 경계 부위의 절연물질층 일부가 제거되어 제 1 홈(groove)을 형성한다. 이러한 제 1 홈은 이후 형성되는 게이트 형성물질이 이 제 1 홈 부위에 잔류하여 게이트-게이트 사이 또는 게이트-캐패시터 사이의 단락을 유발하는 원인을 제공할 수 있다.
그리고, 도시되지는 않았지만, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(10)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한 후, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.
그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다. 이때에도 산화막이 습식식각 및 고농도의 세정으로 완전히 제거되면서 절연물질층의 제 1 홈이 형성된 상부 모서리 부위도 더욱 손실되어 더 깊어진 제 2 홈(G)을 형성하여 전술한 소자특성불량 원인을 제공한다.
따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(131)이 완성되어 소자격리영역과 활성영역이 격리된다.
이후, 도시되지는 않았지만 불산 등을 이용한 세정공정을 기판상에 실시한 다음, 게이트산화막과 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
따라서, 이러한 전세공정에도 제 1홈과 제 2 홈이 더욱 확장될 수 있다.
상술한 종래의 반도체장치의 소자격리방법은 HDP 산화막이 트렌치를 매립시 실리콘과 산화막/질화막이 만나는 부위에서 증착 밀도가 타 부위에 비하여 낮으므로 질화막 제거 후 이온주입을 위한 버퍼산화막 성장용 불산세정, 포토레지스트 세정, 게이트산화막 형성용 불산 세정 등에서 밀도가 낮은 부위의 식각량이 크므로 결국 소자격리막의 상부 모서리 부위에 홈이 형성되어 소자특성이 열화되고, 그에 따른 게이트 내압 험프 특성(hump & inverse narrow width effect)이 발생하여 소자특성불량을 야기하는 문제점이 있다.
또한, 활성영역과 소자격리영역의 경게부인 트렌치 상부 코너가 첨점 형태를 가지므로 소자동작시 이 부위에 전계가 집중되어 누설전류증가의 원인이 되는 문제점이 있다.
따라서, 본 발명의 목적은 버퍼막과 패드절연막을 이용하여 반도체기판의 소정 부위를 제거하여 소자격리영역이 될 트렌치를 형성한 다음 트렌치형성시 노출된 버퍼 막의 일부를 제거하여 리세스시키고 이부위를 산화성물질로 매립한 후 소자격리용 절연막을 트렌치에만 잔류시킨 다음 산화성물질을 산화시켜 산화막으로 만들어 트렌치 상부 코너를 라운딩시켜 소자격리막의 전기적 특성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법을 제공함에 있다.
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상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은, 반도체기판 상에 소자격리영역을 정의하는 개구부를 갖는 스트레스 완화용 버퍼층과 패드층을 차례로 형성하는 단계; 상기 개구부에 의하여 노출된 반도체기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 개구부에 노출된 버퍼층의 일부를 측방향으로 제거해서 리세스부위를 형성하여 상기 트렌치에 인접한 기판 부위를 일부 노출시키는 단계; 상기 리세스부위에만 비정질실리콘으로 이루어진 산화성물질층을 형성하는 단계; 상기 트렌치를 포함하여 패드층 상에 절연층을 형성하는 단계; 상기 절연층에 화학기계적연마를 실시하여 상기 절연층을 상기 트렌치내에만 잔류시키되 상기 패드층의 일부 두께도 동시에 제거하는 단계; 상기 비정질실리콘으로 이루어진 산화성물질층을 산화시켜 열산화막을 형성하는 단계; 및 상기 패드층과 버퍼층을 차례로 제거하는 단계;를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 버퍼층은 산화막으로 형성하고, 상기 패드층은 질화막으로 형성하며, 상기 절연층은 고밀도 플라즈마 산화막으로 형성한다.
상기 리세스부위는 측방향으로 400Å 패드층 밑으로 파고들어간 형태로 형성하고, 상기 화학기계적연마에 의하여 상기 패드층의 잔류 두께가 500Å이 되도록 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation)을 형성하는 경우, 트렌치 매립물질로 HDP 등의 산화실리콘(silicon oxide)을 사용한다. 따라서, 트렌치의 물리적인 임계치수(critical dimension)에 의하여 소자격리(isolation) 특성이 좌우된다.
본 발명은 포토리쏘그래피로 실리콘기판의 소정 부위를 제거하여 소자격리영역을 정의하는 트렌치를 형성한 다음, 활성영역 버퍼막인 버퍼산화막의 트렌치에 의하여 노출된 부위를 일부 제거하여 리세스된 부위를 비정질실리콘 등의 산화성물질로 채우고, 후속 공정을 실시하여 트렌치 내부에만 산화막 등의 절연물질을 형성한 후, 산화성물질을 산화시켜 산화막으로 만들어 트렌치 상부 모서리를 완만하게 만드는(corner-rounding) 동시에 잦은 세정공정에도 저항성이 강하도록 하여 소자의 전기적 특성을 개선한다.
즉, 본 발명에서는 기판의 소정부위를 식각하여 트렌치를 형성한 다음, 코너-라운딩을 위한 산화공정을 실시하는 대신, 버퍼산화막의 노출 부위를 리세스시킨 후, 이 부위에 비정질실리콘을 채운 다음, 이를 고온열처리로 산화시켜 트렌치 상부 모서리의 라운딩 효과를 배가시킴으로써, 불산에 의한 패드산화막 제거시에도 충분히 모서리가 침식되는 것을 방지할 수 있다.
따라서, 본 발명에서는 소자활성영역과 소자격리영역의 경계부인 트렌치 상부 모서리부의 코너 라운딩 반경(corner rounding radius)을 증가시키고, 동시에, 트렌치 매립용 절연물질인 HDP 산화막보다 열산화막에 의한 코너부에서의 밀도를 증가시켜 그루브 형성을 최소화하여 험프(hump) 특성을 개선하여 소자의 신뢰성을 증가시킨다.
삭제
자세하세, 도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(21)을 형성하고, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(22)을 형성한다. 이때, 버퍼산화막(21)은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성한다.
그리고, 패드질화막(22)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(22) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(20)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(21)을 개재한 잔류한 패드질화막(22)은 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
그리고, 포토레지스트패턴을 식각마스크로 이용하는 경우에는 포토레지스트패턴을 그대로 잔류시키고, 포토레지스트패턴을 제거하는 경우에는 패드질화막(22)을 식각마스크로 이용하여, 이들로부터 보호되지 않는 노출된 반도체기판(20)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T2)를 형성한다. 상기에서 트렌치(T2)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T2)의 상부 모서리에 해당하는 소자활성영역의 기판부위는 경사가 매우 급격하게 형성된다.
그리고, 포토레지스트패턴을 식각마스크로 이용한 경우 포토레지스트패턴을 산소애슁 등으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(20)에 전세공정을 실시한다.
그 다음, 트렌치(T2)형성으로 노출된 버퍼산화막(21)의 일부를 제거하여 트렌치 상부 모서리(C2)의 기판 부위를 일부 노출시킨다. 상기에서, 버퍼산화막(21)의 리세스(recess)는 기판을 불산에 디핑(dipping)하는 방법으로 약 400Å 정도 패드질화막(22) 하부로 리세스되게 실시한다.
도 2b를 참조하면, 버퍼산화막(21)의 리세스 부위를 포함하는 트렌치(T2) 및 패드질화막(22)상에 산화성물질(23)을 증착하여 형성한다. 이때, 산화성물질은 비정질실리콘을 약 500Å 정도 두께로 증착하여 형성한다. 비정질실리콘은 산화되어 산화막이 되는 특성이 우수하며 증착특성도 갭-필링(gap filling) 특성이 우수하다. 만약, 비정질실리콘 500Å이 산화되면 산화막 1000Å 정도가 생성된다. 또한, 비정질실리콘의 증착온도는 약 510℃ 정도로 한다.
도 2c를 참조하면, 증착된 비정질실리콘을 질산 등을 식각제로 이용하여 선택적으 로 제거하여 리세스된 부위(C2)에만 비정질실리콘(230)을 잔류시킨다.
도 2d를 참조하면, 트렌치를 포함하는 노출된 패드질화막(22) 상에 소자격리막 형성용 절연물질층(24)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층(24)은 HDP 산화막(high density plasma oxide) 등을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다.
그리고, 절연물질층(24)의 밀도(density)를 높히기 위하여 기판(20)에 어닐링을 실시할 수 있다.
도 2e를 참조하면, 절연물질층에 평탄화공정을 실시하여 절연물질층(240)을 트렌치에만 잔류시키고 동시에 패드질화막의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막(220)의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다. 따라서, 본 발명의 실시예에서는 패드질화막(220)의 잔류두께를 약 500Å 정도가 되도록 CMP를 실시하는데 이러한 두께는 리세스부위에 잔류한 비정질실리콘(230)이 충분히 산화될 수 있는 두께이면 족하다.
도 2f를 참조하면, 기판에 고온의 어닐링으로 산화공정을 실시하여 비정질실리콘을 열산화막(231)으로 변화시킨다. 따라서, 고온열처리에 의하여 소자격리영역의 소자격리막이 확장되는 효과를 가져온다. 이러한 열산화막(231)은 트렌치 상부 모서리의 코너-라운딩 효과를 극대화하며, 그 화학적 특성상 HDP 산화막보다 불산에 대한 식각성이 낮으므로 소자격리영역 상부 모서리에 홈이 형성되는 것을 방지할 수 있 다. 이때, 열산화공정의 조건은 건식산화로 약 1000℃ 이상 고온에서 비정질실리콘이 완전히 산화막으로 산화될 수 있는 시간동안 실시하는 것으로 한다.
도 2g를 참조하면, 패드질화막을 제거하여 버퍼산화막(21)과 열산화막(231)의 일부 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층의 일부도 소정 두께로 제거되어 노출된 버퍼산화막의 표면과 잔류한 절연물질층의 표면이 비슷한 레벨을 갖게 된다.
이후, 도시되지는 않았지만, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리 부위에는 열산화막(231)이 형성되어 있으므로 홈이 형성되는 것이 방지된다.
그리고, 도시되지는 않았지만, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(20)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한 후, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.
그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다. 이때에도 산화막이 습식식각 및 고농도의 세정으로 완전히 제거되면서 소자격리막(240)의 상부 모서리에는 열산화막(231)이 위치하므로 홈을 형성이 방지된다.
따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(240)이 완성되어 소자격리영역과 활성영역이 격리된다.
이후, 도시되지는 않았지만 불산 등을 이용한 세정공정을 기판상에 실시한 다음, 게이트산화막과 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
따라서, 이러한 전세공정에도 홈의 형성이 방지된다.
따라서, 본 발명은 활성영역과 소자격리영역의 경계부인 트렌치 상부 모서리부의코너-라운딩을 위한 산화공정을 생략하고도 코너 라운딩 반경(corner rounding radius)을 증가시켜 전계 집중을 방지하여 누설전류를 감소시키고, 동시에, 트렌치 매립용 절연물질인 HDP 산화막 대신 열산화막을 소자격리막 상부 코너부에 형성하므로 불산에 의한 그루브 형성을 최소화하여 험프(hump & inverse narrow width effect)특성 등을 개선하여 소자의 신뢰성을 증가시키는 장점이 있다.

Claims (5)

  1. 반도체기판 상에 소자격리영역을 정의하는 개구부를 갖는 스트레스 완화용 버퍼층과 패드층을 차례로 형성하는 단계;
    상기 개구부에 의하여 노출된 반도체기판 부분을 식각하여 트렌치를 형성하는 단계;
    상기 개구부에 노출된 버퍼층의 일부를 측방향으로 제거해서 리세스부위를 형성하여 상기 트렌치에 인접한 기판 부위를 일부 노출시키는 단계;
    상기 리세스부위에만 비정질실리콘으로 이루어진 산화성물질층을 형성하는 단계;
    상기 트렌치를 포함하여 패드층 상에 절연층을 형성하는 단계;
    상기 절연층에 화학기계적연마를 실시하여 상기 절연층을 상기 트렌치내에만 잔류시키되 상기 패드층의 일부 두께도 동시에 제거하는 단계;
    상기 비정질실리콘으로 이루어진 산화성물질층을 산화시켜 열산화막을 형성하는 단계; 및
    상기 패드층과 버퍼층을 차례로 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체장치의 소자격리방법.
  2. 제 1 항에 있어서,
    상기 버퍼층은 산화막으로 형성하고, 상기 패드층은 질화막으로 형성하며, 상기 절연층은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 소자격리방법.
  3. 제 1 항에 있어서,
    상기 리세스부위는 측방향으로 400Å 패드층 밑으로 파고들어간 형태로 형성하는 것을 특징으로 하는 반도체장치의 소자격리방법.
  4. 제 1 항에 있어서,
    상기 화학기계적연마에 의하여 상기 패드층의 잔류 두께가 500Å이 되도록 하는 것을 특징으로 하는 반도체장치의 소자격리방법.
  5. 삭제
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