KR20010027434A - 에스오아이 반도체 소자 분리 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 분리 방법에 관한 것으로, 특히 에스오아이 반도체 소자에 있어서 트렌치 소자 분리 장치를 제조하는 방법을 제공한다.
본 발명은 트렌치 개구부를 식각 형성한 후에 노출된 실리콘 측벽 및 매몰 산화막 전면에 질소 원자를 이온 주입함으로써, 후속 실리콘 층 측벽 열산화막 형성 단계에서, 매몰 산화막과 실리콘층 사이의 계면에 쐐기형 열산화막이 성장하는 것을 억제할 수 있다. 그 결과, 활성 실리콘 엣지 부분의 스트레스 발생을 감소시키고, 양호한 특성의 게이트 산화막 및 트랜지스터를 형성할 수 있다.

Description

에스오아이 반도체 소자 분리 방법 {METHOD OF DEVICE ISOLATION FOR SOI INTEGRATED CIRCUITS}
본 발명은 에스오아이(SOI; silicon on insulator) 반도체 소자의 제조 방법에 관한 것으로, 특히 에스오아이 반도체에 있어서 소자 격리(device isolation)를 위한 소자 분리 장치를 제조하는 방법에 관한 것이다.
반도체 집적 회로를 기판 상에 구현하기 위해서는 소자들 사이를 일단 소자 분리 장치를 사용하여 분리한 후에, 배선 공정을 사용하여 소자와 소자들을 서로 전기적으로 접속함으로써 회로를 구성한다.
한편, 에스오아이(SOI) 반도체 기술을 종래 실리콘 반도체 기술과 비교할 때에, 기판이 절연막으로 구성되므로 기생 저항 (parasitic resistance) 또는 기생 캐패시턴스 (parasitic capacitance)로 인한 회로 동작의 지연을 억제할 수 있는 장점이 있다. 그런데, 에스오아이 반도체 회로의 경우에도 반도체 집적 회로를 구성하기 위해서는 소자 격리 장치(device isolation)가 필요하다.
반도체 제조 업계에 있어서 통용되는 반도체 소자 격리 방법에는 실리콘의 국부적 열산화에 의한 로코스(LOCOS; local oxidation of silicon) 방식과, 실리콘 부위를 식각하여 트렌치(trench) 형태로 형성하는 STI(shall trench isolation) 방식이 있다.
미세 크기의 반도체 소자를 제조하기 위해서는 STI 소자 분리 방법이 두루 사용되고 있는데, 본 발명은 STI 소자 분리 방법을 에스오아이 반도체 공정에 적용 할 경우에 발생하는 문제점을 해결한다.
도1a도 내지 도1e도에 종래 기술에 따라 에스오아이 반도체 기판 위에 STI 소자 분리 장치를 제조하는 방법을 나타내었다.
도1a를 참조하면, 에스오아이 기판 실리콘(100) 상에 매몰 산화막(burried oxide; BOX, 101)이 형성되어 있고, 그 상부에 활성 소자들이 제조될 표면 실리콘 (surface silicon; 102)이 형성되어 있다.
또한, 표면 실리콘(102) 상부에 형성된 패드 산화막(103) 위에 후속 진행될 씨엠피 연마(CMP; chemical mechanical polishing) 단계에서 종점 결정을 위한 씨엠피 스토퍼(CMP stopper) 층(104)과 트렌치 형성을 위한 마스크 층(도시하지 않음)을 형성한다.
이어서, 도2b에 도시한 바와 같이 전술한 마스크를 이용하여 소자 분리 장치 형성을 위한 패턴을 형성하고, 트렌치(108) 식각을 진행한다. 그 결과, 표면 실리콘(102) 중 노출된 부분은 식각되어 제거된다. 그런데, 표면 실리콘(102) 중 전술한 트렌치 식각 공정에 의해 노출된 측면 부분은 후속되는 습식 식각 단계에서 식각에 의해 취약해질 수 있다.
즉, STI 소자 분리 장치의 양쪽 엣지(edge)가 후속 습식 공정 진행 중에 식각되면 그루빙(grooving)이라 통상 부르는 골이 형성된다. 이와 같이, 그루빙이 형성되면 후속 건식 식각 시에 단차에 의해 과도 식각(over etch)을 유발하며, 게이트 산화막의 질을 떨어뜨리는 결과를 초래할 수 있다.
더욱이, 그루빙이 형성된 부분에 게이트 패턴이 형성되는 경우, 전계가 그곳으로 집중되어 제조된 트랜지스터는 험프 효과(Hump Effect)를 보이게 된다. 험프 효과란 트랜지스터의 드레인 전류 대 게이트 전압 특성 곡선(Id-Vgcurve)에서 트랜지스터의 엣지 부분이 빨리 턴온되는 것에 의해 특성 곡선 상에 험프가 발생하는 현상을 지칭한다.
이와 같은 문제점을 해결하기 위하여, 종래 기술은 도1c에 도시한 바와 같이 측벽 산화 (sidewall oxidation) 공정을 진행한다. 도1c를 참조하면, 표면 실리콘(102)의 측벽에 열산화 공정에 의해 측벽 산화막(110)이 형성되어 있다.
이 때에 측벽 열산화 공정을 진행하는 이유 중의 하나는 얕은 트렌치 형성을 위한 건식 식각 단계에서, 실리콘 식각에 의한 식각 손상을 치유하기 위함에도 잇다. 만일 이와 같은 치유 단계가 생략된 경우에는, 얕은 트렌치를 따라 결함이 발생할 수 있다.
이어서, 도1d에 도시한 바와 같이 트렌치(108) 상부에 산화막(120)을 전면 도포하여 매립하고, 씨엠피 연마 (CMP; chemical mechanical polishing) 공정을 통해 단차를 줄인다. 그리고 나면, 도1e에 도시한 대로 씨엠피 스토퍼 층(104)을 제거함으로써, STI 소자 분리 장치(121)를 완성한다.
그런데, 전술한 측벽 산화 기술을 STI 소자 분리 공정에 적용할 경우 표면 실리콘(102)과 기판 실리콘(100) 사이에 절연막(101)이 존재하므로, 절연막(101)과 표면 실리콘(102) 사이의 계면으로 열산화가 급속히 진행되어, 도1e에 도시한 바와 같이 쐐기 형태의 열산화막(130)이 형성될 수 있다.
그 결과, 표면 실리콘(103)과 절연막(102) 사이에 발생한 쐐기 형태의 산화막(103)은 표면 실리콘(103)을 상부 방향으로 들어 올리게 되어 스트레스를 발생시킨다. 이와 같이, 쐐기 형태의 산화막(130) 성장으로 발생된 표면 실리콘(103)에서의 스트레스는 소자의 특성을 열화시키고 누설 전류를 증가시키는 문제점을 야기한다.
도2는 전술한 문제점을 나타내는 에스오아이 기판의 TEM 사진이다.
따라서, 본 발명의 제1 목적은 에스오아이 반도체 제조 공정에 있어서 양호한 게이트 산화막 특성과 트랜지스터 특성을 보이는 소자 분리 장치의 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 에스오아이 반도체의 표면 실리콘에 발생하는 스트레스를 저감시키기 위한 소자 분리 장치의 제조 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기 제1 목적에 부가하여, 표면 실리콘의 측벽 산화 단계에서 절연막과 표면 실리콘 사이에 형성되는 쐐기형 산화막의 성장을 억제하기 위한 소자 분리 장치의 제조 방법을 제공하는데 있다.
제1a도 내지 제1e도는 종래 기술에 따른 소자 분리 장치의 제조 방법을 나타낸 도면.
제2도는 종래 기술에 따라 제조된 소자 분리 장치의 TEM 사진.
제3도 내지 제9도는 본 발명의 제1 실시예에 따른 소자 분리 장치의 제조 방법을 나타낸 도면.
제10도 내지 제15도는 본 발명의 제2 실시예에 따른 소자 분리 장치의 제조 방법을 나타낸 도면.
＜도면의 주요 부분에 대한 부호의 설명＞
100 : 기판 실리콘
101 : 매몰 산화막(BOX;burried oxide)
102 : 표면 실리콘
103 : 패드 산화막(제1 절연막)
104 : 실리콘 질화막(제2 절연막)
110 : 측벽 열산화막(종래 기술)
130 : 쐐기형으로 성장된 산화막(종래 기술)
152 : 질소 이온 주입된 영역
160 : 측벽 열산화막(본 발명)
180 : 트렌치 소자 분리 장치(완성도)
상기 목적을 달성하기 위하여, 본 발명은 산화막 위에 실리콘 층을 구비한 기판 위에 반도체 장치를 제조하는 방법에 있어서, 상기 실리콘 층을 국부적으로 식각 제거하기 위한 마스크를 상기 실리콘 층 상부에 형성하는 단계; 상기 마스크를 사용하여 상기 실리콘 층을 국부적으로 식각 제거하는 단계; 노출된 상기 산화막과 노출된 상기 실리콘 층의 측벽에 대하여 질소를 이온 주입하는 단계; 열산화 공정을 통하여 상기 노출된 실리콘 층의 측벽에 측벽 산화를 진행하는 단계를 포함하는 반도체 제조 방법을 제공한다.
이하, 본 발명에 따른 소자 분리 장치의 제조 방법을 첨부 도면 제3도 내지 제15도를 참조하여 상세히 설명한다.
제3도 내지 제9도는 본 발명의 제1 실시예에 따른 반도체 제조 방법을 나타낸 도면이다. 제3도를 참조하면, 기판 실리콘(100) 위에 매몰 산화막(101)과 표면 실리콘 층(102)이 형성되어 있는 에스오아이 기판 위에 제1 절연막(103)과 제2 절연막(104)이 형성되어 있다.
제1 절연막(103)과 제2 절연막(104)은 소자 분리 영역을 정의하는 마스크 패턴(도시하지 않음)에 의하여 식각되어 개구부(107)가 형성되어 있다. 본 발명의 바람직한 실시예로서, 제1 절연막은 패드 산화막으로서 열산화막을 사용할 수 있으며, 제2 절연막은 실리콘 질화막을 사용할 수 있다.
제4도를 참조하면, 제2 절연막(104)을 마스크로 하여 실리콘 층(102)을 식각함으로써 형성된 개구부(108)가 도시되어 있다.
제5도를 참조하면, 식각된 실리콘 층(102)의 측벽 및 노출된 산화막(101) 전면에 대하여 질소를 이온 주입 하는 단계를 도시하고 있다. 본 발명의 바람직한 실시예로서, 상기 제2 절연막(104) 상부에 포토레지스트 마스크 층(140)을 덮고 질소 이온 주입 공정을 진행할 수 있다.
이 때에, 질소 이온이 주입된 실리콘 영역(152)은 후속 열산화 공정 단계에서 산화제(oxidant)의 확산을 억제하게 되어서 매몰 산화막(101)과 실리콘 층(102) 사이에 쐐기형 열산화막이 성장되는 것을 억제하는 효과가 있다.
제6도를 참조하면, 질소 이온이 주입된 실리콘 층(102)에 대하여 열산화 공정을 진행하여 실리콘 층(104)의 측벽에 열산화막(160)을 형성한다. 실리콘 층 (102) 측벽에 형성되는 측벽 열산화막(160)은 후속 공정에서 발생할 수 있는 그루빙(grooving) 문제를 해결한다.
또한, 전술한 제6도 단계에서 진행된 질소 이온의 산화제 확산 억제 작용에 의하여, 종래 기술과는 달리 실리콘 층(102)과 매몰 산화막(101) 사이의 계면에 쐐기형 산화막이 성장하지 않는다. 그 결과, 종래 기술과는 달리 실리콘 층(102)에 스트레스를 발생시키는 것을 억제할 수 있다.
제7도를 참조하면, 기판 상의 개구부가 충분히 매립되도록 제3 절연막(165)을 형성한다. 제3 절연막의 바람직한 실시예로서 화학 기상 증착 (chemical vapor deposition; CVD)방식의 실리콘 산화막을 사용할 수 있다.
제8도를 참조하면, 제2 절연막(104) 상부에 형성된 제3 절연막(170)을 씨엠피 연마 또는 재식각(etch-back) 방법을 통해 식각한다. 이 때에, 제2 절연막 (104)의 두께가 최초 두께의 약 1/2 가량 남을 때까지 식각할 수 있다.
제9도는 본 발명의 제1 실시예의 완성도이다. 제9도를 참조하면, 제2 절연막(104)을 식각하여 제거하여 에스오아이 기판 위에 트렌치(180)가 완성된 결과를 타나내고 있다. 실리콘 층(102) 측벽의 열산화막(160)으로 인하여 습식 식각 공정 이후에도 그루빙 문제가 발생하지 않으며, 종래 기술과 달리 쐐기형 열산화막이 매몰 산화막(101)과 실리콘 층(102) 사이에 성장되어 있지 않다.
제10도 내지 제15도는 본 발명의 제2 실시예에 따른 소자 분리 장치의 제조 방법을 나타낸 도면이다. 본 발명의 제2 실시예는 전술한 제1 실시예에서 개시된 기술에 부가하여, 제2 절연막의 측벽에 스페이서(190)를 형성하는 것을 특징으로 하고 있다.
제10도를 참조하면, 제1 절연막(103)과 제2 절연막(104)을 선정된 마스크 패턴에 따라 식각하고, 제4 절연막(도시하지 않음)을 도포하여 개구부를 매립한다. 이어서, 제4 절연막을 비등방성 식긱 공정을 통해 식각함으로써 제1 절연막 및 제2 절연막의 측벽에 스페이서(190)를 형성한다. 또한, 상기 제2 절연막(104)과 스페이서(190)를 마스크로 하여 실리콘 층(102)을 식각함으로써, 트렌치 소자 분리 형성을 위한 개구부를 형성한다.
제11도를 참조하면, 노출된 실리콘 층(102)의 측벽 및 노출된 산화막(101) 전면에 대하여 질소를 이온 주입하는 단계를 도시하고 있다. 이하, 제12도 내지 제15도에 도시되어 있는 제2 실시예의 기술 내용은 제6도 내지 제9도에 나타나 있는 제1 실시예의 기술 내용을 준용하여 이해할 수 있다.
제12도를 참조하면, 질소 이온이 주입된 실리콘 층(102)에 대하여 열산화 공정을 진행하여 실리콘 층(104)의 측벽에 열산화막(160)을 형성한다. 제13도를 참조하면, 개구부(108)를 매립하도록 제3 절연막(165)을 도포한다. 이어서, 제14도의 제3 절연막(165)을 전면 식각하고 제15도의 제2 절연막(104)을 제거함으로써 트렌치 소자 분리 영역(170)이 완성된다.
전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
이상과 같이, 본 발명에 따른 반도체 소자 분리 장치의 제조 방법은 트렌치 개구부를 형성한 후 질소 이온을 노출된 실리콘 측벽과 매몰 산화막 전면에 주입시킴으로써 열산화 공정 중 산화제가 공급되는 것을 차단할 수 있다. 그 결과, 실리콘 측벽 열산화 공정 단계에서 실리콘 층과 매몰 산화막 사이의 계면에서의 쐐기형 열산화막 성장을 억제하는 효과가 있다.

Claims (7)

  1. 산화막 위에 실리콘 층을 구비한 기판 위에 반도체 장치를 제조하는 방법에 있어서,
    상기 실리콘 층을 국부적으로 식각 제거하기 위한 마스크를 상기 실리콘 층 상부에 형성하는 단계;
    상기 마스크를 사용하여 상기 실리콘 층을 국부적으로 식각 제거하는 단계;
    노출된 상기 산화막과 노출된 상기 실리콘 층의 측벽에 대하여 질소를 이온 주입하는 단계;
    열산화 공정을 통하여 상기 노출된 실리콘 층의 측벽에 측벽 산화를 진행하는 단계
    를 포함하는 반도체 제조 방법.
  2. 제1항에 있어서, 상기 이온 주입 단계는 상기 실리콘 층을 국부적으로 식각 제거하기 위한 마스크를 사용하여 이온 주입하는 단계를 포함하는 반도체 제조 방법.
  3. 산화막 위에 실리콘 층이 형성된 기판 위에 반도체 장치를 제조하는 방법에 있어서,
    상기 실리콘 층 위에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계;
    상기 제2 절연막 상부에 소자 분리 영역을 정의하기 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 따라 상기 제2 절연막, 상기 제1 절연막, 상기 실리콘 층을 차례로 식각 제거하는 단계;
    상기 실리콘 층이 상기 마스크 패턴에 따라 식각 되어 노출된 상기 산화막과 노출된 상기 실리콘의 측벽에 질소를 이온 주입하는 단계;
    열산화 공정을 진행하여 상기 실리콘의 측벽에 산화막을 형성하는 단계;
    상기 기판 전면에 제3 절연막을 도포하여 상기 마스크 패턴에 의해 식각된 영역을 매립하는 단계;
    상기 기판 전면을 씨엠피 연마하는 단계;
    상기 제2 절연막을 제거하는 단계
    를 포함하는 반도체 제조 방법.
  4. 제3항에 있어서, 상기 제1 절연막은 실리콘 산화막을 포함하는 반도체 제조 방법.
  5. 제3항에 있어서, 상기 제2 절연막은 실리콘 질화막을 포함하는 반도체 제조 방법.
  6. 제3항에 있어서, 상기 제3 절연막은 실리콘 산화막을 포함하는 반도체 제조 방법.
  7. 제3항에 있어서, 상기 제2 절연막, 상기 제1 절연막, 상기 실리콘 층을 차례로 식각 제거하는 단계는
    상기 마스크 패턴에 따라 상기 제2 절연막 및 상기 제1 절연막을 차례로 식각 제거하는 단계;
    상기 식각 제거 단계에 의해 노출된 상기 실리콘 층 전면에 제4 절연막을 도포하여 매립하는 단계;
    상기 제4 절연막을 식각하여 상기 패턴 식각된 제1 및 제2 절연막 측벽에 스페이서를 형성하는 단계;
    상기 패턴 식각된 제2 절연막과 상기 스페이서를 마스크로 하여 상기 실리콘 층을 식각하는 단계
    를 포함하는 반도체 제조 방법.
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