KR20010014111A - 측부가 유전적으로 절연된 반도체 디바이스를 형성하는방법 및 이 방법에 의해 제조된 모스 반도체 디바이스 - Google Patents

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씨. 필립 채프맨
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Abstract

본 발명은 열적으로 절연된 좁은 이산화규소 측부 영역들을 반도체 가판에 형성하는 방법 및 이 방법에 의하여 제조되는 MOS 또는 CMOS 반도체 디바이스에 관한 것이다. 얇은 스트레스 릴리프층은 측면의 이산화규소 팽창을 제한하도록 자계 산화(field oxidation) 공정에 앞서 반도체 기판의 표면에 스트레스 릴리프층을 버퍼링하는 폴리실리콘과 결합하여 사용되는 것에 의하여, 열적으로 절연된 좁은 이산화규소 측부 영역을 반도체 기판에 생성하는 것을 허용한다. 이산화규소층은 또한 무정형 폴리실리콘(스트레스 릴리프를 버퍼링하는)층과 산화물 캡으로서 기능하는 질화규소층 사이에서 사용되어, 무정형 폴리실리콘층의 불필요한 피팅(pitting)을 피하고, 높은 응력의 영역들에 있는 질화규소 및 무정형 폴리실리콘층들 사이의 상호 작용을 피한다.

Description

측부가 유전적으로 절연된 반도체 디바이스를 형성하는 방법 및 이 방법에 의해 제조된 모스 반도체 디바이스 {Method of Forming Side Dielectrically Isolated Semiconductor Devices and Mos Semiconductor Devices Fabricated by This Method}
종래에, 반도체 기판에 제조된 (집적)반도체 디바이스들은 일반적으로 PN 접합 절연체 또는 유전성 절연체에 의한 것과 같은 특정 형태의 전기적 절연체에 의해 동일 반도체 기판에서 서로 절연된다.
1 개의 기판에서 반도체 디바이스들을 전기적으로 절연하는 수단으로서 유전성 절연체는 PN 접합 절연체를 사용할 때 발생할 수 있는 접합 장애를 피할 수 있기 때문에 반도체 제조자들에게 일반적으로 선호된다. 더욱이, 다양한 열처리 작업 동안 발생하는 측방향 확산 때문에, 절연된 PN 접합 영역의 사용은 매우 불필요한 것이며, 이는 각 반도체 칩을 위한 디바이스 밀도에 있어서 감소를 초래하였기 때문에, PN 접합의 절연된 측부 영역 폭을 증가시키기 때문이다. 규소의 실제 점유 면적은 비용을 감소시키는데 있어서 매우 중요하고, PN 접합 절연된 영역을 측방향으로 확장하기 때문에 규소의 실제 점유 면적의 손실은 매우 불필요하다.
결과적으로, 반도체 제조자와 특히 집적회로 제조자는 상보성 MOS(CMOS) 디바이스와 같은 집적 회로 디바이스를 제조에 있어서 측벽 절연체를 위하여 특별히 유전성 절연체를 사용하는 것을 선호한다. 측벽 유전성 절연체 영역들의 사용하는데 있어서 가장 중요한 이점은 이러한 것들이 MOS 또는 상보형 MOS 디바이스와 같은 디바이스들 사이에서 더 좋은 전기 절연체를 제공한다는 점이다.
그러나, 하나의 반도체 칩에서 최대 디바이스(MOS 또는 CMOS) 밀도를 얻기 위하여, 측벽 유전성 절연 영역의 폭을 억제 또는 한정하는 방법을 찾는 것은 극히 중요하다. 좁은 폭의 유전성 절연체 측부 영역은 디바이스(MOS 또는 CMOS) 밀도를 증가시켜, 각 반도체 칩에서 제조될 수 있는 회로의 수를 증가시킨다.
그러므로, 증가된 디바이스 조밀화는 더 많은 MOS 또 CMOS들이 각 반도체 칩에서 제조될 수 있는 때문에 더 큰 실제 규소의 점유면적의 이용, 및 제조 비용에 있어서의 상응하는 감축을 의미한다.
앞에서 확인된 상호 계류중인 특허 출원은 집적 반도체 디바이스 및 회로의 제조를 위하여 좁은 폭의 유전성 절연체 측벽 영역을 제조하는데 하나의 해결 수단을 제공하지만, 초기의 유전성 측벽 절연 방법을 실행하는 데 있어서, 선행의 공정들에서 추가적인 변경들이 선명도(definition)와 수율에서 상당한 개선을 제공할 수 있다는 것을 알았다.
따라서, 이러한 방법 또는 공정에 의하여 제조된 반도체 기판 및 MOS (또는 CMOS) 반도체 디바이스에서 좁은 이산화규소 측부 영역을 형성하는 개선된 방법 또는 공정을 위한 하나의 필요성이 존재하였다.
본 발명은 "반도체 기판에서 열적으로 절연된 좁은 이산화규소를 형성하는 방법 및 이 방법에 의해 제조된 반도체 디바이스"라는 명칭으로, 1997년 9월 5일에 출원되어 본 발명과 동일한 양도인에게 양도된 미합중국 특허 출원 제 08/924,861 호의 일부 계속 출원이다.
본 발명은 일반적으로 반도체 디바이스 제조 방법에 관한 것으로 이 방법으로 제조된 디바이스에 관한 것이고, 보다 상세하게는, 반도체 기판에서 유전적으로 절연된(산화규소물층) 측부 절연 영역을 형성하기 위한 방법 및 이 방법에 의해 제조된 MOS 반도체 디바이스에 관한 것이다.
본 발명의 목적은 집적 회로에 대한 개선된 반도체 제조 방법을 제공하고, 이 방법에 의해 제조된 집적 반도체를 제공하는 것이다.
본 발명의 또 하나의 목적은 유전된 절연 측부 반도체 디바이스를 제조하는 개선된 반도체 제조 방법을 제공하고 및, 이 방법에 의해 제조된 측부가 절연된 반도체 디바이스를 제공하는 것이다.
본 발명의 또 하나의 목적은 좁은 폭의 유전성 절연체 측부 반도체 디바이스에 대한 개선된 반도체 제조 방법 및 이 방법에 의해 제조된 좁은 폭의 유전성 절연체 측부 반도체 디바이스를 제공하는 것이다.
본 발명의 또 다른 하나의 목적은 MOS 및 CMOS 디바이스와 같은 좁은 폭의 유전성 절연체 측부 반도체 디바이스에 대한 개선된 반도체 제조 방법을 제공하고, 이 방법에 의해 제조된 MOS 및 CMOS와 같은 좁은 폭의 유전성 절연체 측부 반도체 디바이스를 제공하는 것이다.
본 발명의 제 1 실시예에 따라서, 열적으로 절연된 좁은 이산화규소 측부 영역들을 반도체 가판에 형성하는 방법에 있어서, 반도체 기판을 준비하는 단계와; 상기 반도체 기판의 표면에 스트레스 릴리프층을 형성하는 단계와; 상기 산화질화물 층의 표면에 무정형 폴리실리콘 층을 증착하는 단계와; 상기 이산화규소층의 표면에 질화규소층을 증착하는 단계와; 상기 질화규소층의 표면에 개구들을 구비한 패터닝된 포토레지스트 증을 형성하는 단계와; 상기 패터닝된 포토레지스트 층에 있는 개구 밑에 있는 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘 층의 부분들을 제거하는 단계와; 상기 질화규소층에 놓인 상기 패터닝된 포토레지스트 층을 제거하는 단계와; 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘 층의 부분의 제거 후에, 마스크로서 상기 질화규소층을 사용하여 상기 산화 질화물 층의 노출된 부분을 제거하는 단계와;상기 산화 질화물 층에 형성된 개구들을 통하여 상기 반도체 기판으로 좁은 이산화규소 측벽 절연 영역들을 열적으로 성장시키는 단계와; 상기 반도체 기판의 표면 부분들에 위치된 상기 좁은 이산화규소 측벽 절연 영역들을 가지는 노출표면과 함께 상기 반도체 기판을 남기도록, 상기 반도체 기판에 위치된 상기 질화규소층, 상기 이산화규소층, 상기 무정형 폴리실리콘층 및 상기 산화질화물층의 나머지 부분들을 제거하는 단계와; 상기 반도체 기판에 형성된 상기 좁은 이산화규소 측벽 절연 영역들 사이의 상기 반도체 기판에 MOS 반도체 디바이스들을 연속적으로 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따라서, 본 발명의 방법에 의해 제조되는 MOS 반도체 디바이스가 개시된다.
본 발명의 또 다른 실시예에 따라서, 본 발명의 방법에 의해 제조되는 CMOS 반도체 디바이스가 개시된다.
본 발명의 선행 및 다른 목적, 특성 및 이점은 동반하는 도면에서 도시된 것으로써 뒤에 오는 본 발명의 바람직한 실시예의 더욱 특별한 기술로부터 명확해질 것이다.
도 1을 참조하여, 도면 부호 10은 초기 반도체 기판을 지시하고, 이는 본 발명의 방법을 수행하는 예로써 도시된 도면에서 P 타입 실리콘 반도체 기판(P 타입 불순물이 도핑된 실리콘)이다. 초기 P 타입 기판(10)의 두께는 바람직하게 변경될 수 있다. 필요하다면, 초기 기판은 N 타입 기판일 수 있고, 그러므로 도 12 내지 도 15에 도시된 바와 같이 초기 기판에 형성된 반도체 영역들은 도 12-15에 도시된 도전성 타입으로부터 반대의 도전성 타입으로 될 수 있다.
도 2를 참조하여, 바람직하게 얇은 산화 질화물 층(12)은 초기 P 반도체 기판(10)의 표면에서 성장된다. 예를 들어, 산화 질화물의 얇은 층(12)은 약 100Å의 두께를 가지며, 예를 들면, 산화제로서 N2O를 사용하여 형성된다. 산화 질화물층(12)은 반도체 기판(10)에 대한 스트레스 릴리프 및 에칭 정지 기능을 제공한다.
도 3을 참조하여, 바람직하게 보다 두꺼운 무정형 폴리실리콘 층(14)은 얇은 산화 질화물 층(12)에 증착된다. 예를 들어, 보다 두꺼운 무정형 폴리실리콘 층(14)은 약 400Å의 두께를 가지고, 예를 들어, CVD(화학 증착) 공정을 사용하여 증착된다. 무정형 폴리실리콘이라는 용어는 층(14)이 본질적으로 300Å 보다 적은 평균 입경을 가지는 입자들이 도핑되지 않은 폴리실리콘층인 층을 의미하도록 의도된다.
도 4를 참조하여, 이산화규소층(16)은 무정형 폴리실리콘층(14)에 증착된다. 바람직하게, 이산화규소층(16)은 100Å의 두께를 가지고 예를 들면, CVD 공정을 사용하여 증착된다.
도 5를 참조하여, 질화규소층(18)은 이산화규소층(18)에 증착된다. 예를 들면, 질화규소층(18)은 바람직하게 적어도 1000Å의 두께를 가지며, CVD 공정에 의해 증착될 수 있다.
도 6을 참조하여, 포토레지스트층(20)은 일반적으로 포토레지스트 증착 기술을 사용하여 바람직하게 증착된다. 도 7을 참조하여, 포토레지스트층(20)은 전사식으로 노출되어 현상되어, 포토레지스트층(20)에 위치된 개구(22)를 가지며 도 7에 도시한 바와 같은 패터닝된 포토레지스트층(20)을 남긴다.
도 8을 참조하여, 포토레지스트층(20)에서 개구(22)는 질화규소층(18), 이산화규소층(16) 및 무정형 폴리실리콘층(14)에 있는 개구로서 또한 형성된 것으로서도시되어 있다. 도 8에서 제거 또는 에칭된 것으로서 도시된 질화규소층(18)의 부분들은 바람직하게 질화 규소 에칭액을 사용하여 얻어진다. 도 8에서 제거 또는 에칭된 것으로서 도시된 이산화규소층(16)의 부분들은 이산화규소 물질을 제거하는 에칭액을 바람직하게 사용하여 얻어진다. 도 8에서 제거 또는 에칭된 것으로서 도시된 무정형 폴리실리콘(14)의 부분들은 폴리실리콘 물질을 제거하는 에칭액을 바람직하게 사용함으로써 얻어진다.
도 9를 참조하여, 포토레지스트층(20, 도 8에 도시된 바와 같은)은 제거되고, 그런 다음 개구(22)의 바닥에 있는 산화 질화층(12)의 부분들은 산화 질화물의 에칭성 제거를 위한 마스크로서 기능하는 질화 규소층(18)과 함께 산화 질화물을 제거하는 에칭액에 의해 바람직하게 제거된다. 개구(22)의 바닥에 있는 산화 질화층(12) 부분들의 에칭 제거 후에, 열적인 산화 질화물 동작 또는 공정은 반도체 기판(10)에서 매우 좁은 이산화규소 유전성 영역(24, 실질적으로 상하 방향으로 형상화된)을 형성하도록 수행되고, 유전성 영역은 도 10에 도시된 바와 같이 개구(22)에서 반도체 기판(10)의 표면 바로 위의 상하 거리 만큼 반도체 기판(10)의 표면 안으로 상하 방향으로 내향하여 연장한다. 반도체 기판(10)의 표면에 직접 놓인 스트레스 릴리프층(12)의 두께 때문에, 산화 질화물층(12)에 있는 개구(22)를 넘어선 방향으로 열적으로 성장된 이산화규소 영역(24)의 측방향 확장 또는 성장은 억제되고, 이는 열적으로 성장된 이산화규소 영역(24)의 성장 또는 팽창을 실리콘 반도체 기판(10) 내로 하향하는 상하 방향으로, 그리고 실리콘 반도체 기판(10)의 표면 바로 위에서 상향하는 상하 방향으로 제한하도록 작용한다. 산화질화물층(12)의 밀봉경계면은 연속적인 필드 산소에 대한 측방향 확장 벽을 제공하고(도 10), 한편 무정형 폴리실리콘 완충층(14)은 스트레스 릴리프 산화질화물 산소 확장층(12)의 박막화를 허용한다. 다중 완충층(14, 무정형 폴리실리콘)의 스트레스 릴리프 특성은 필드 산화 처리(SiO2) 동안 능동 반도체 디바이스 영역을 보호하기 위해 사용되는 보다 두꺼운 질화규소층(18)의 연속적인 형성을 또한 허용한다. 결과적으로, 반도체 기판(10) 내로 하향하도록 향하는 이산화규소 영역(24)의 하향의 열적 성장은 매우 좁고, 따라서 각 반도체 칩에서 보다 큰 밀도의 유전적으로 (측부) 절연된 반도체 MOS 및 CMOS 디바이스를 허용한다. 종래의 반도체 디바이스에서 이산화 규소 측부 절연 영역의 불필요한 측방향 확장은 반도체 공정 기술인 "새부리" 침식으로서 공지되어 있다. 따라서, 본 발명의 공정 및 방법에서 얇은 산화질화물층(12)의 사용은 열적 이산화규소 영역(24)의 바람직하지 않은 "새부리" 측부 확장을 방해한다.
도 11을 참조하여, 질화규소층(18, 활성 한정 또는 마스킹 층으로 기능하는)의 나머지 부분, 산소 캡으로 기능하고 무정형 폴리실리콘층(14)의 바람직하지 않은 피팅을 피하기 위해 제공되고, 고 스트레스 지역의 영역에서 질화규소층 및 무정형 폴리실리콘층(14) 사이에 바람직하지 않은 상호작용을 피하기 위해서 제공되는 이산화규소층(16), 무정형 폴리실리콘 영역(14, 다중 완충층), 및 산화 또는 산화 질화물 스트레스 릴리프층(12) 및 열적으로 성장된 이산화규소 (측부 절연)영역의 바람직하지 않은 측부적 확장을 방해하는 층은 도 8에서 도시한 바와 같이, 모구 제거되고, 실리콘 반도체 기판에서 열적으로 성장된 이산화규소 영역(24)이 남는다.
도 12-15를 참고하여, 반도체 기판(10)에서 MOS 디바이스를 형성하는 방법 및 P 채널과 N 채널 MOS 디바이스(CMOS 또는 상보형 MOS 디바이스)를 형성하기 위한 방법이 도시된다. 유전적으로 절연된 측부를 가지는 MOS 및 CMOS 와 같은 다양한 반도체 디바이스를 만들기 위해 도 12-15에 도시된 것과 다른 방법 또는 공정 단계들이 채택될 수 있다는 것을 알 수 있을 것이다.
도 12에서, 소스 및 드레인 N 타입 반도체 영역(26,28) 각각은 마스킹 기술 및 소스와 드레인 영역(26,28)을 생성하기 위한 반도체 기판(10)에 N 타입 또는 p 타입 불순물을 삽입하기 위한 확산 또는 이온 주입 기술을 사용하여 P 타입 반도체가 형성된다. 만약 바람직하다면, 분리된 N 확산 또는 이온 부식 공정 동작을 사용하는 초기에, N 타입 웰 영역(30)은 반도체 기판(10)에 형성된다. 소스와 드레인 영역(26,28)은 N+ 또는 P+ 영역이 될 수 있고(만약 기판(10)이 타입이기보다는 N 타입이라면), 반면에 만약 바람직하다면 N 타입 웰 영역(30)이 N 또는 N- 영역이 될 수 있다.
도 13을 참조하여, 이산화규소층(32)은 반도체 기판(10)에 형성 또는 증착되고, 포토리소그래픽 및 에칭 기술을 사용하여, 개구는 N 타입 웰(30) 위에 남아있는(에칭 동작 후에) 이산화규소층(32)의 부분에서 형성된다.
도 14를 참조하여, 이산화규소층(32)과 산화물 절연 영역의 남아있는 부분에서 개구는 바람직하게 P+ 및/또는 N+ (만약 웰이 P 타입이고 기판이 N 타입이라면) 소소 및 드레인 영역을 형성하기 위해 사용된다(바람직하게 소스 및 드레인 영역(34,36)을 형성하기 위한 P 또는 N 도핑에 대한 불순물의 양은 변화될 수 있다)
도 15를 참조하여, 이 도면은 P 채널 MOS 디바이스 중앙의 (이산화규소 측부 절연 영역(24)들 사이) 반대면에 도시한 N 채널 MOS 디바이스로 완성된 CMOS 집적 반도체 디바이스를 (그럼으로써 CMOS 구조를 형성하는) 도시 또는 설명한다. 게이트 전극은 (도핑된 폴리실리콘 게이트 전극(40)과 같은) 각각 N 채널 및 P 채널 MOS 디바이스를(산화물 영역에) 제공한다. 금속 게이트 전극이 사용된다는 것은 이해될 수 있다. 바람직하게, 알루미늄 실리콘 구리 전극은 P 및 N 채널 MOS 디바이스의 소스 및 드레인 영역에 전기적 접촉(42)으로 형성된다. 만약 바람직하다면, 알루미늄 또는 알루미늄 실리콘과 같은 다른 금속 전극 접촉은 알루미늄 실리콘 구리 전극(42)이 대신 사용될 수 있다.
본 발명은 바람직한 실시예를 참고로하여 도시되고 기술되었지만, 당업자에게는 앞서고, 다른 형태 및 상세한 내용이 본 발명의 정신 및 범위를 어긋남이 없이 본원에 이루어질 수 있다.

Claims (13)

  1. 열적으로 절연된 좁은 이산화규소 측부 영역들을 반도체 가판에 형성하는 방법에 있어서,
    반도체 기판을 준비하는 단계와;
    상기 반도체 기판의 표면에 스트레스 릴리프층을 형성하는 단계와;
    상기 산화질화물 층의 표면에 무정형 폴리실리콘 층을 증착하는 단계와;
    상기 이산화규소층의 표면에 질화규소층을 증착하는 단계와;
    상기 질화규소층의 표면에 개구들을 구비한 패터닝된 포토레지스트 증을 형성하는 단계와;
    상기 패터닝된 포토레지스트 층에 있는 개구 밑에 있는 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘 층의 부분들을 제거하는 단계와;
    상기 질화규소층에 놓인 상기 패터닝된 포토레지스트 층을 제거하는 단계와;
    상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘 층의 부분의 제거 후에, 마스크로서 상기 질화규소층을 사용하여 상기 산화 질화물 층의 노출된 부분을 제거하는 단계와;
    상기 산화 질화물 층에 형성된 개구들을 통하여 상기 반도체 기판으로 좁은 이산화규소 측벽 절연 영역들을 열적으로 성장시키는 단계와;
    상기 반도체 기판의 표면 부분들에 위치된 상기 좁은 이산화규소 측벽 절연 영역들을 가지는 노출표면과 함께 상기 반도체 기판을 남기도록, 상기 반도체 기판에 위치된 상기 질화규소층, 상기 이산화규소층, 상기 무정형 폴리실리콘층 및 상기 산화질화물층의 나머지 부분들을 제거하는 단계와;
    상기 반도체 기판에 형성된 상기 좁은 이산화규소 측벽 절연 영역들 사이의 상기 반도체 기판에 MOS 반도체 디바이스들을 연속적으로 형성하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 산화질화물층을 형성하는 단계는 산화매체로서 N2O를 이용하여 상기 산화질화물층을 성장시키는 단계를 포함하는 방법.
  3. 제 1 항에 있어서, 상기 무정형 폴리실리콘층을 증착하는 단계는 화학 증착 공정을 이용하여 상기 무정형 폴리실리콘층을 증착하는 단계를 포함하는 방법.
  4. 제 1 항에 있어서, 상기 이산화규소층을 증착하는 단계는 화학 증착 공정을 이용하여 상기 이산화규소층을 증착하는 단계를 포함하는 방법.
  5. 제 1 항에 있어서, 상기 질화규소물층을 증착하는 단계는 화학 증착 공정을 이용하여 상기 질화규소물층을 증착하는 단계를 포함하는 방법.
  6. 제 1 항에 있어서, 개구들을 구비한 패터닝된 포토레지스트층을 형성하는 단계는 상기 질화규소층에 포토레지스트층을 증착하여, 상기 개구들을 형성하도록 상기 포토레지스트층을 전사식으로 노출시켜 현상하는 단계를 포함하는 방법.
  7. 제 1 항에 있어서, 상기 패터닝된 포토레지스트 층에 있는 개구 밑에 있는 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘 층의 부분들을 제거하는 단계는 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘층의 상기 부분들을 에칭하는 단계를 포함하는 방법.
  8. 제 1 항에 있어서, 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘 층의 부분의 제거 후에, 마스크로서 상기 질화규소층을 사용하여 상기 산화 질화물 층의 노출된 부분을 제거하는 단계는 상기 산화질화물층의 상기 노출된 부분들을 연속적으로 에칭하는 단계를 포함하는 방법.
  9. 제 1 항에 있어서, 상기 질화규소층, 상기 이산화규소층, 상기 무정형 폴리실리콘층 및 상기 산화질화물층의 나머지 부분들을 제거하는 단계는 상기 질화규소층, 상기 이산화규소층, 상기 무정형 규소층 및 상기 산화질화물층을 연속적으로 에칭하는 단계를 포함하는 방법.
  10. 제 1 항에 있어서, 상기 반도체 기판에 형성된 상기 좁은 이산화규소 측벽 절연 영역들 사이의 상기 반도체 기판에 MOS 반도체 디바이스들을 연속적으로 형성하는 단계는 다른 형태의 전도성의 상기 반도체 기판에 한 형태의 전도성의 소스 및 드레인 영역들을 형성하는 단계와, 한 형태의 전도성의 상기 반도체 기판의 일부분에 다른 형태의 전도성의 소스 및 드레인 영역을 형성하는 단계와, 유전적으로 절연된 측벽 상보 MOS 디바이스를 제공하도록 게이트 전극들 및 소스 및 드레인 콘택들을 형성하는 단계를 포함하는 방법.
  11. 제 1 항에 있어서, 상기 산화질화물층을 형성하는 단계는 산화매체로서 N2O를 이용하여 상기 산화질화물층을 성장시키는 단계를 포함하고, 상기 무정형 폴리실리콘층을 증착하는 단계는 화학 증착 공정을 이용하여 상기 무정형 폴리실리콘층을 증착하는 단계를 포함하고, 상기 이산화규소층을 증착하는 단계는 화학 증착 공정을 이용하여 상기 이산화규소층을 증착하는 단계를 포함하고, 상기 질화규소물층을 증착하는 단계는 화학 증착 공정을 이용하여 상기 질화규소물층을 증착하는 단계를 포함하고, 개구들을 구비한 패너팅된 포토레지스트층을 형성하는 단계는 상기 질화규소층에 포토레지스트층을 증착하여, 상기 개구들을 형성하도록 상기 포토레지스트층을 전사식으로 노출시켜 현상하는 단계를 포함하고, 상기 패터닝된 포토레지스트 층에 있는 개구 밑에 있는 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘 층의 부분들을 제거하는 단계는 상기 질화규소층, 상기 이산화규소층 및 상기 무정형 폴리실리콘층의 상기 부분들을 에칭하는 단계, 상기 패터닝된 포토레지스트층을 제거하는 단계, 마스크로서 상기 질화규소층을 사용하여 상기 산화질화물층의 노출된 부분을 제거하는 단계, 및 마스크로서 상기 질화규소, 이산화규소, 무정형 폴리실리콘, 및 산화질화물층들을 사용하여 열적으로 성장된 산화물의 상기 절연 영역들을 형성하는 단계를 포함하며, 상기 질화규소층, 상기 이산화규소층, 상기 무정형 폴리실리콘층 및 상기 산화질화물층의 나머지 부분들을 제거하는 단계는 상기 질화규소층, 상기 이산화규소층, 상기 무정형 규소층 및 상기 산화질화물층을 연속적으로 에칭하는 단계를 포함하고, 상기 반도체 기판에 형성된 상기 좁은 이산화규소 측벽 절연 영역들 사이의 상기 반도체 기판에 MOS 반도체 디바이스들을 연속적으로 형성하는 단계는 다른 형태의 전도성의 상기 반도체 기판에 한 형태의 전도성의 소스 및 드레인 영역들을 형성하는 단계와, 한 형태의 전도성의 상기 반도체 기판의 일부분에 다른 형태의 전도성의 소스 및 드레인 영역을 형성하는 단계와, 유전적으로 절연된 측벽 상보 MOS 디바이스를 제공하도록 게이트 전극들 및 소스 및 드레인 콘택들을 형성하는 단계를 포함하는 방법.
  12. 제 1 항의 방법에 따른 MOS 반도체 디바이스.
  13. 제 1 항에 따른 방법에 따른 CMOS 디바이스.
KR19997012161A 1998-04-24 1999-04-23 측부가 유전적으로 절연된 반도체 디바이스를 형성하는방법 및 이 방법에 의해 제조된 모스 반도체 디바이스 KR20010014111A (ko)

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