KR20000007803A - 반도체 집적회로의 트렌치 소자분리방법 - Google Patents

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Abstract

본 발명은 반도체 집적회로의 트렌치 소자분리 방법에 관한 것으로, 트렌치 영역을 채우는 소자분리용 절연체막을 흐름성 산화막(flowable oxide)으로 형성하고, 활성영역 상에 형성된 마스크 패턴을 습식 식각공정으로 제거한 후에 소자분리용 절연체막인 흐름성 산화막을 리플로우시키어 소자분리막을 형성함으로써, 소자분리막의 가장자리에 리세스된 홈이 형성되는 것을 방지할 수 있다.

Description

반도체 집적회로의 트렌치 소자분리 방법
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 트렌치 소자분리 방법에 관한 것이다.
반도체 집적회로의 집적도가 증가함에따라 소자분리 영역(isolation region)을 형성하는 기술이 점점 중요해지고 있다. 소자분리 영역의 면적을 감소시키기 위한 대표적인 방법으로 트렌치 소자분리 기술이 널리 채택되고 있다. 트렌치 소자분리 기술은 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역을 절연막으로 채우는 기술이다. 따라서, 트렌치 영역을 좁고 깊게 형성함으로써, 서로 이웃한 트랜지스터 사이의 물리적인 거리는 증가시키고 소자분리 영역이 차지하는 면적은 최소화시킬 수 있다.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1) 상에 패드산화막, 패드질화막 및 CVD 산화막을 차례로 형성한다. 상기 CVD 산화막, 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 패드산화막 패턴(3), 패드질화막 패턴(5) 및 CVD 산화막 패턴(7)을 형성한다. 상기 CVD 산화막 패턴(7)을 식각 마스크로 사용하여 상기 노출된 반도체기판(1)을 식각함으로써, 트렌치 영역(T)을 형성한다.
도 2를 참조하면, 상기 트렌치 영역(T)이 형성된 반도체기판 전면에 트렌치 영역(T)을 채우는 절연체막을 형성한다. 상기 패드질화막 패턴(5)이 노출될 때까지 절연체막을 전면식각하여 트렌치 영역(T) 내에 절연체막 패턴(9)을 형성한다. 이때, 상기 전면식각 공정으로는 화학기계적 연마(CMP) 공정이 널리 사용된다.
도 3을 참조하면, 상기 노출된 패드질화막 패턴(5) 및 패드산화막 패턴(3)을 습식식각 공정으로 제거하여 트렌치 영역 주변의 반도체기판, 즉 활성영역을 노출시킨다. 이때, 도 3에 도시된 바와 같이 절연체막 패턴(9) 역시 식각되어 가장자리(A)에 리세스된 홈을 갖는 소자분리막(9a)이 형성된다. 이에 따라, 트렌치 영역의 상부 코너가 노출된다.
상술한 바와 같이 종래의 기술에 따르면, 소자분리막의 가장자리에 리세스된 홈이 형성되어 트렌치 영역의 상부코너가 노출된다. 이에 따라, 후속공정에서 활성영역 상에 모스 트랜지스터를 형성하면, 모스 트랜지스터의 게이트 전극과 반도체기판 사이에 인가되는 게이트 전압에 기인하는 게이트 전계가 트렌치 영역의 상부코너에 집중된다. 결과적으로, 게이트 전극에 문턱전압보다 낮은 전압이 인가될지라도 트렌치 영역의 측벽에 채널이 형성되어 소오스 영역 및 드레인 영역 사이에 누설전류가 흐르는 문제점이 발생한다. 이러한 현상은 채널 폭이 작은 모스 트랜지스터일수록 심하게 나타난다. 또한, 트렌치 영역의 상부코너에 집중되는 게이트 전계는 게이트 산화막의 신뢰성을 저하시킨다.
본 발명의 목적은 소자분리막의 가장자리에 리세스된 홈이 형성되는 현상을 방지할 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 8은 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 반도체기판의 소정영역을 노출시키는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 반도체기판을 건식 식각함으로써 트렌치 영역을 형성한다. 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성한다. 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 이유는 트렌치 영역을 형성하기 위한 건식 식각공정시 반도체기판에 가해진 식각손상을 치유하기 위함이다. 상기 트렌치 영역 내에 흐름성 산화막(flowable oxide) 패턴을 형성한다. 상기 흐름성 산화막 패턴은 BPSG막 또는 PSG막으로 형성하는 것이 바람직하다. 상기 마스크 패턴을 습식식각 용액으로 제거하여 트렌치 영역 주변의 반도체기판 표면, 즉 활성영역 표면을 노출시킨다. 이때, 상기 흐름성 산화막 패턴 역시 식각되어 흐름성 산화막 패턴의 가장자리에 리세스된 홈이 존재하는 변형된 흐름성 산화막 패턴이 형성된다. 상기 변형된 흐름성 산화막 패턴이 형성된 결과물을 소정의 온도에서 열처리함으로써 상기 리세스된 홈이 채워지면서 상기 트렌치 영역의 상부코너를 덮는 소자분리막을 형성한다.
상술한 본 발명에 따르면, 소자분리막의 가장자리에 리세스된 홈이 존재하는 현상을 방지할 수 있다. 이에 따라, 트렌치 영역 주변의 활성영역에 형성된 모스 트랜지스터의 전기적인 특성을 개선시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4를 참조하면, 반도체기판(11), 예컨대 실리콘기판 상에 완충막(buffer layer), 화학기계적 연마 저지막(CMP stopper layer), 및 트렌치 식각 저지막(trench etch stopper layer)을 차례로 형성한다. 상기 완충막은 열산화막으로 형성하는 것이 바람직하고, 상기 화학기계적 연마 저지막은 산화막을 화학기계적 연마 공정으로 식각할 때 높은 연마 선택비를 보이는 물질막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 트렌치 식각저지막은 반도체기판(11)을 건식 식각할 때 높은 식각 선택비를 보이는 물질막, 예컨대 CVD 산화막으로 형성하는 것이 바람직하다. 상기 완충막은 반도체기판(11)과 화학기계적 연마 저지막 사이에 개재되어 화학기계적 연마 저지막 및 반도체기판(11) 사이의 스트레스 차이를 완충시키는 역할을 한다. 상기 트렌치 식각 저지막, 화학기계적 연마 저지막 및 완충막을 연속적으로 패터닝하여 상기 반도체기판(11)의 소정영역을 노출시키는 완충막 패턴(13), 화학기계적 연마 저지막 패턴(15) 및 트렌치 식각저지막 패턴(17)을 형성한다. 상기 완충막 패턴(13), 화학기계적 연마 저지막 패턴(15) 및 트렌치 식각저지막 패턴(17)은 마스크 패턴(18)을 구성한다.
도 5를 참조하면, 상기 마스크 패턴(18)을 식각 마스크로하여 상기 노출된 반도체기판(11)을 건식 식각함으로써 트렌치 영역을 형성한다. 상기 트렌치 영역이 형성된 반도체기판을 열산화시키어 트렌치 영역의 측벽 및 바닥에 수십 내지 수백 Å의 얇은 열산화막(19)을 형성한다. 상기 열산화막(19)은 트렌치 영역을 형성하기 위한 건식 식각공정 중에 트렌치 영역에 가해진 식각손상을 치유하기 위하여 형성함은 물론, 후속공정에서 형성되는 흐름성 산화막(flowable oxide) 내에 함유된 불순물이 반도체기판(11)으로 확산하는 것을 차단시키기 위하여 형성한다. 상기 열산화막(19)이 형성된 반도체기판 전면에 트렌치 영역을 채우는 흐름성 산화막(21)을 형성한다. 상기 흐름성 산화막(21)은 400℃ 내지 450℃의 온도에서 BPSG막을 CVD 방법으로 증착한 후에 상기 증착된 BPSG막을 800℃ 내지 900℃의 온도에서 플로우시킴으로써 형성한다. 상기 증착된 BPSG막을 열처리공정으로 플로우시키면 막질이 안정화된다. 상기 BPSG막 내에 함유된 인(P)의 농도 및 붕소(B)의 농도는 각각 4 내지 6wt% 및 6 내지 9wt%인 것이 바람직하다. 상기 BPSG막 대신에 PSG막을 사용하여 흐름성 산화막(21)을 형성할 수도 있다. 이때, PSG막 내에 함유된 인(P)의 농도는 6 내지 9wt%인 것이 바람직하다.
도 6을 참조하면, 상기 흐름성 산화막(21)을 화학기계적 연마 공정으로 전면식각하여 트렌치 영역 내에 흐름성 산화막 패턴(21a)을 형성한다. 이때, 상기 트렌치 식각 저지막 패턴(17), 즉 CVD 산화막 패턴도 동시에 식각되어 화학기계적 연마 저지막 패턴(15)이 노출된다. 이에 따라, 트렌치 영역 주변의 반도체기판, 즉 활성영역 상에 완충막 패턴(13) 및 화학기계적 연마 저지막 패턴(15)으로 구성된 마스크 패턴(18a)이 잔존한다.
도 7을 참조하면, 상기 마스크 패턴(18a)을 습식 식각용액, 예컨대 인산용액으로 제거하여 활성영역을 노출시킨다. 이때, 흐름성 산화막 패턴(21a)의 일부분 또한 식각되어 변형된 흐름성 산화막 패턴(21b)이 형성된다. 상기 변형된 흐름성 산화막 패턴(21b)의 가장자리(B)에는 도 7에 도시된 바와 같이 리세스된 홈이 형성된다. 상기 리세스된 홈은 종래기술에서 설명한 바와 같이 활성영역 상에 형성되는 모스 트랜지스터의 전기적인 특성 및 신뢰성을 저하시킨다.
도 8을 참조하면, 상기 변형된 흐름성 산화막 패턴(21b)을 열처리 공정으로 리플로우시킴으로써 상기 리세스된 홈이 제거된 소자분리막(21c)을 형성한다. 이때, 상기 소자분리막(21c)의 가장자리 부분(E)은 활성영역의 가장자리 부분까지 연장된다. 이에 따라, 활성영역 상에 모스 트랜지스터의 게이트 산화막(도시하지 않음) 및 게이트 전극(도시하지 않음)을 형성하고, 상기 게이트 전극 및 반도체기판 사이에 게이트 전압을 인가하는 경우에 트렌치 영역의 상부코너에 게이트 전계가 집중되는 현상을 방지할 수 있다. 상기 열처리는 변형된 흐름성 산화막 패턴(21b)이 BPSG막으로 형성된 경우에 급속 열처리(RTA; rapid thermal annealing) 공정으로 실시하는 것이 바람직하다. 상기 급속열처리 공정은 1000℃ 내지 1150℃에서 10초 내지 60초동안 실시하는 것이 바람직하다. 상기 급속 열처리 공정 대신에 로(furnace)를 사용하는 열처리 공정을 이용할 수도 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 소자분리막의 가장자리에 리세스된 홈이 형성되는 것을 방지할 수 있다, 이에 따라, 활성영역에 형성되는 모스 트랜지스터의 전기적인 특성 및 신뢰성을 개선할 수 있다.

Claims (10)

  1. 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 흐름성 산화막(flowable oxide)을 형성하는 단계;
    상기 마스크 패턴이 노출될 때까지 상기 흐름성 산화막을 전면식각하여 상기 트렌치 영역 내에 흐름성 산화막 패턴을 형성하는 단계;
    상기 노출된 마스크 패턴을 습식식각 공정으로 제거하는 단계; 및
    상기 노출된 마스크 패턴이 제거된 반도체기판을 열처리하여 상기 흐름성 산화막 패턴을 리플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 마스크 패턴을 형성하는 단계는
    상기 반도체기판 상에 완충막, 화학기계적 연마 저지막 및 트렌치 식각저지막을 차례로 형성하는 단계; 및
    상기 트렌치 식각저지막, 상기 화학기계적 연마 저지막 및 상기 완충막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 완충막 패턴, 화학기계적 연마 저지막 패턴 및 완충막 패턴으로 구성된 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  3. 제2항에 있어서, 상기 완충막은 열산화막인 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  4. 제2항에 있어서, 상기 화학기계적 연마 저지막은 실리콘질화막인 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  5. 제2항에 있어서, 상기 트렌치 식각저지막은 CVD 산화막인 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  6. 제1항에 있어서, 상기 흐름성 산화막은 BPSG막인 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  7. 제6항에 있어서, 상기 BPSG막은 플로우되어 평탄화된 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  8. 제1항에 있어서, 상기 전면식각은 화학적기계적 연마 공정으로 실시하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  9. 제1항에 있어서, 상기 흐름성 산화막 패턴을 리플로우시키는 단계는 급속열처리 공정으로 실시하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
  10. 제9항에 있어서, 상기 급속열처리 공정은 1000℃ 내지 1150℃의 온도에서 10초 내지 60초동안 실시하는 것을 특징으로 하는 반도체 집적회로의 트렌치 소자분리 방법.
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