KR100446286B1 - 반도체장치의 트렌치 소자분리방법 - Google Patents

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Abstract

본 발명은 반도체장치의 트렌치 소자분리 방법을 개시한다. 본 발명은 차례로 적층된 패드산화막 패턴, 패드질화막 패턴 및 캐핑산화막 패턴에 의해 노출된 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고, 트렌치 영역의 측벽 및 바닥에 열산화막을 형성한다. 그리고, 열산화막을 제거하여 트렌치 영역의 측벽 및 바닥을 노출시킨 다음에 결과물 전면에 하부막의 종류에 따라 형성되는 두께가 다른 특성을 보이는 오존 TEOS 산화막을 형성함으로써, 트렌치 영역을 포함하는 반도체기판 전체에 걸쳐서 평평한 표면을 갖는 오존 TEOS 산화막을 형성할 수 있다.이에 따라, 포토레지스트막을 사용하는 평탄화공정이 요구되지 않는 트렌치 소자분리 방법을 구현할 수 있다.

Description

반도체장치의 트렌치 소자분리 방법
본 발명은 반도체장치의 소자분리 방법에 관한 것으로, 특히 오존 TEOS(tetra-ethyl-ortho-silicate) 산화막을 사용하는 트렌치 소자분리 방법에 관한 것이다.
반도체장치의 집적도가 증가함에따라 서로 이웃한 소자들, 즉 트랜지스터들 사이의 간격에 해당하는 소자분리 영역의 폭이 점점 감소하고 있다. 소자분리 영역의 폭이 감소함에따라 트랜지스터들 사이의 격리 특성을 개선시키기 위한 연구가 활발히 진행되고 있다. 지금까지 사용되어온 대표적인 소자분리 기술로 트렌치 소자분리 방법을 들 수 있다. 트렌치 소자분리 방법은 반도체기판의 소정영역을 식각하여 트렌치 영역를 형성하고 상기 트렌치 영역에 절연막을 채움으로써, 좁고 깊은 트렌치 영역에 소자분리 특성이 우수한 소자분리막을 형성하는 기술이다. 또한, 트렌치 소자분리 방법은 표면단차를 완화시킬 수 있으므로 후속의 사진공정시 초점 여유도 등이 증가된다. 따라서, 최근에 반도체장치의 소자분리 방법으로 트렌치 소자분리 기술이 널리 사용되고 있다.
도 1 내지 도 4는 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 1은 트렌치 영역을 한정하는 절연막 패턴을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 패드산화막, 패드질화막 및 캐핑산화막을 차례로 형성한다. 상기 캐핑산화막, 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 패드산화막 패턴(3), 패드질화막 패턴(5) 및 캐핑산화막 패턴(7)을 형성한다. 상기 캐핑산화막은 고온 산화막(HTO)으로 형성한다.
도 2는 트렌치 영역, 제1 및 제2 절연막(11, 13), 제1 포토레지스트 패턴(15) 및 제2 포토레지스트막(17)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 노출된 반도체기판을 식각하여 소정의 깊이를 갖는 트렌치 영역을 형성한다. 이때, 상기 트렌치 영역의 측벽 및 바닥에 식각 손상이 가해진다. 따라서, 상기 식각손상을 제거하기 위하여 트렌치 영역이 형성된 결과물을 산소 분위기에서 열처리함으로써, 트렌치 측벽 및 바닥에 얇은 열산화막(9)을 형성한다. 상기 열산화막(9)이 형성된 결과물 전면에 트렌치 영역을 채우는 제1 절연막(11) 및 제2 절연막(13)을 차례로 형성한다. 상기 제1 절연막(11) 및 제2 절연막(13)은 각각 오존 TEOS 산화막 및 플라즈마 TEOS 산화막으로 형성한다. 이때, 상기 오존 TEOS 산화막은 열산화막(9) 및 캐핑 산화막 패턴(7) 상에 균일한 두께로 형성되므로 도 2에 도시된 바와 같이 트렌치 영역 상부에 요부가 형성된다. 이어서, 상기 제1 및 제2 절연막(11, 13)을 응축시키기 위하여 1050℃ 정도의 고온 및 질소 분위기에서 열처리를 실시한다. 다음에, 상기 제2 절연막(13) 상에 제1 포토레지스트막을 형성한 후에 이를 에치백하여 상기 요부을 채우는 제1 포토레지스트 패턴(15)을 형성한다. 상기 제1 포토레지스트 패턴(15)이 형성된 결과물 전면에 제2 포토레지스트막(17)을 도포함으로써 반도체기판(1) 전체에 걸쳐서 평탄한 표면을 갖는 제2 포토레지스트막(17)을 형성한다.
도 3은 제1 절연막 패턴(11a)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 패드질화막 패턴(5)이 노출될 때까지 상기 제2 포토레지스트막(17), 제1 포토레지스트 패턴(15), 제2 절연막(13), 제1 절연막(11) 및 캐핑 산화막 패턴(7)을 화학기계적 연마(CMP) 공정으로 연속적으로 식각함으로써, 상기 트렌치 영역 내에 잔존하는 제1 절연막 패턴(11a)을 형성한다. 이때, 제1 절연막 패턴(11a)의 표면은 평평하게 형성된다. 이는, 상기 화학기계적 연마 공정이 적용되는 결과물의 표면이 제1 포토레지스트 패턴(15) 및 제2 포토레지스트막(17)에 의해 이미 평평한 상태를 유지하기 때문이다.
도 4는 소자분리막(11b)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 제1 절연막 패턴(11a)이 형성된 결과물을 산화막 식각용액에 소정의 시간동안 담구어 상기 노출된 패드질화막 패턴(5)의 표면에 형성된 산화막, 예컨대 옥시나이트라이드막을 제거한다. 이어서, 상기 패드질화막 패턴(5)을 인산용액과 같은 화학용액으로 제거한 다음, 패드산화막 패턴(3)을 제거한다. 이때, 상기 제1 절연막 패턴(11a) 역시 산화막 식각용액에 식각되어 초기의 높이보다 낮아진 변형된 제1 절연막 패턴, 즉 소자분리막(11b)이 형성된다.
상술한 종래의 트렌치 소자분리 방법은 평평한 소자분리막을 형성하기 위하여 제1 포토레지스트 패턴 및 제2 포토레지스트막을 사용하는 평탄화 공정이 요구된다. 이에 따라, 반도체 제조공정이 복잡해짐은 물론, 제1 절연막 패턴을 형성하기 위한 화학기계적 연마 공정시 균일도가 저하된다.
본 발명의 목적은 공정의 단순화를 꾀할 수 있음은 물론, 평탄화공정의 균일도를 개선시킬 수 있는 반도체장치의 트렌치 소자분리 방법을 제공하는 데 있다.
도 1 내지 도 4는 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 9는 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 차례로 적층되고 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴, 패드질화막 패턴, 및 캐핑산화막 패턴을 형성하는 단계와, 상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계와, 상기 열산화막을 제거하여 트렌치 영역의 측벽 및 바닥을 노출시키는 단계와, 상기 열산화막이 제거된 결과물 전면에 상기 트렌치 영역을 채우면서 평평한 표면을 갖는 오존 TEOS 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 5는 패드산화막 패턴(3), 패드질화막 패턴(105) 및 캐핑산화막 패턴(107)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(101) 상에 패드산화막, 패드질화막 및 캐핑산화막을 차례로 형성한다. 상기 패드산화막은 열산화막으로 형성하는 것이 바람직하고, 상기 캐핑산화막은 고온 산화막(HTO)으로 형성하는 것이 바람직하다. 상기 캐핑산화막, 패드질화막, 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(101)의 소정영역을 노출시키는 패드산화막 패턴(103), 패드질화막 패턴(105) 및 캐핑산화막 패턴(107)을 형성한다.
도 6은 트렌치 영역 및 열산화막(109)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 노출된 반도체기판(101)을 식각하여 소정의 깊이를 갖는 트렌치 영역을 형성한다. 이때, 상기 트렌치 영역의 측벽 및 바닥은 식각공정에 의해 손상을 입는다. 따라서, 상기 식각손상을 치유(curing)하기 위하여 트렌치 영역이 형성된 결과물을 소정의 온도에서 열산화시킴으로써, 트렌치 측벽 및 바닥에 열산화막(109)을 형성한다.
도 7은 오존 TEOS 산화막(111) 및 플라즈마 TEOS 산화막(113)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 열산화막(109)을 식각공정, 바람직하게는 습식 식각공정으로 제거하여 트렌치 영역의 측벽 및 바닥을 노출시킨다. 그리고, 상기 열산화막(109)이 제거된 결과물 전면에 트렌치 영역을 채우는 오존 TEOS 산화막(111)을 형성한다. 이때, 상기 오존 TEOS 산화막(111)은 불순물이 함유되지 않은 언도우프트 산화막(undoped silicate glass)이며, 440℃ 내지 550℃의 온도에서 형성하는 것이 바람직하다. 또한, 상기 오존 TEOS 산화막(111) 내에 함유된 오존의 농도는 4.5wt% 내지 10wt%인 것이 바람직하다. 이와 같이 형성된 오존 TEOS 산화막(111)은 트렌치 영역 상부를 포함하는 전체 영역에 걸쳐서 평평한 표면을 갖는다. 이는, 오존 TEOS 산화막이 하부막의 종류에 따라 증착되는 두께가 다른 특성을 갖고 있기 때문이다. 다시 말해서, 상기 노출된 트렌치 영역, 즉 반도체 기판(101) 표면 상에 형성되는 오존 TEOS 산화막은 캐핑산화막 패턴(107) 상에 형성되는 오존 TEOS 산화막보다 두껍게 형성된다. 따라서, 상기 오존 TEOS 산화막(111)은 도 7에 도시된 바와 같이 반도체기판(101) 전체에 결쳐서 평평한 표면을 갖는다. 이어서, 상기 오존 TEOS 산화막(111) 상에 플라즈마 TEOS 산화막(113)을 형성함으로써, 오존 TEOS 산화막(111) 및 플라즈마 TEOS 산화막(113)으로 구성된 절연막(114)을 형성한다. 여기서, 상기 오존 TEOS 산화막(111)은 다공질(porous)이므로 후속 열처리 공정시 크랙(crack)과 같은 결함이 쉽게 발생된다. 특히, 오존 TEOS 산화막(111)이 두꺼울수록 크랙이 심하게 발생한다. 따라서, 상기 오존 TEOS 산화막(111) 상에 오존 TEOS 산화막(111)보다 막질이 치밀한 산화막, 예컨대 플라즈마 TEOS 산화막(113)을 형성하여 후속 열처리 공정시 오존 TEOS 산화막(111)에 크랙이 발생하는 현상을 억제시키는 것이 바람직하다.
도 8은 완충산화막(115) 및 오존 TEOS 산화막 패턴(111a)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 절연막(114)이 형성된 결과물을 산소 분위기 및 1050℃ 내지 1150℃의 고온에서 열처리하여 상기 절연막(114)의 막질이 치밀하도록 응축시킨다. 이때, 상기 산소에 의해 오존 TEOS 산화막 패턴(111a) 및 반도체기판(101) 계면, 즉 트렌치 영역의 측벽 및 바닥에 완충산화막(115)이 형성된다. 상기 완충산화막(115)의 형성으로 인하여 상기 트렌치 영역의 측벽 상부의 코너부분은 둥글게 형성된다. 상기 코너부분이 둥글게 형성되면, 트렌치 영역의 양 옆의 반도체기판 표면에 모스 트랜지스터의 채널영역이 형성될 경우 게이트 전극과 채널 영역 사이의 전계가 완화된다. 이에 따라, 게이트 산화막을 통하여 흐르는 게이트 누설전류를 감소시킬 수 있다. 이어서, 상기 패드질화막 패턴(105)이 노출될 때까지 상기 절연막(114) 및 캐핑산화막 패턴(107)을 식각하여 트렌치 영역에 오존 TEOS 산화막 패턴(111a)을 형성한다. 여기서, 상기 절연막(114) 및 캐핑산화막 패턴(107)을 식각하는 공정은 화학기계적 연마(CMP) 공정으로 실시하는 것이 바람직하다. 만일, 상기 절연막(114)이 두꺼워서 화학기계적 연마 공정시 균일도(uniformity)가 저하된다면, 상기 절연막(114)을 전면식각(blanket etch-back) 공정으로 소정의 두께만큼 식각하여 절연막(114)의 두께를 감소시킨다. 그리고, 전면식각된 절연막(114a) 및 캐핑산화막 패턴(107)을 화학기계적 연마 공정으로 식각하여 제거함으로써, 화학기계적 연마 공정의 균일도를 개선시킬 수 있다. 이와 같이 형성된 오존 TEOS 산화막 패턴(111a) 역시 평평한 표면을 갖는다.
도 9는 소자분리막(111b)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 노출된 패드질화막 패턴(105)의 표면에 형성된 산화막, 예컨대 옥시나이트라이드막을 산화막 식각용액으로 제거한다. 이어서, 상기 패드질화막 패턴(105)을 습식 식각용액, 즉 인산용액으로 제거하고, 계속해서 패드산화막 패턴(103)을 제거한다. 이와 같이 패드질화막 패턴(105) 및 패드산화막 패턴(103)을 제거하면, 도 9에 도시된 바와 같이 오존 TEOS 산화막 패턴(111a)이 식각되어 표면의 높이가 낮아진 소자분리막(111b)이 트렌치 영역 내에 형성된다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 트렌치 영역을 채우는 오존 TEOS 산화막의 표면이 평평하게 형성되므로 포토레지스트막을 사용하는 평탄화공정이 요구되지 않는다. 또한, 절연막을 응축시키기 위한 열처리 공정시 트렌치 영역의 측벽 상부의 코너부분이 둥글게 형성된다. 이에 따라, 트렌치 소자분리 공정을 단순화시킬 수 있음은 물론, 모스 트랜지스터의 누설전류 특성을 개선시킬 수 있다.

Claims (8)

  1. 반도체기판 상에 차례로 적층되고 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴, 패드질화막 패턴, 및 캐핑산화막 패턴을 형성하는 단계;
    상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계;
    상기 열산화막을 제거하여 트렌치 영역의 측벽 및 바닥을 노출시키는 단계; 및
    상기 열산화막이 제거된 결과물 전면에 상기 트렌치 영역을 채우면서 평평한 표면을 갖는 오존 TEOS 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 오존 TEOS 산화막을 형성하는 단계 이후에
    상기 오존 TEOS 산화막 상에 플라즈마 TEOS 산화막을 형성하는 단계;
    상기 플라즈마 TEOS 산화막이 형성된 결과물을 산소 분위기에서 열처리시키어 상기 오존 TEOS 산화막 및 상기 플라즈마 TEOS 산화막을 응축시킴과 동시에 상기 트렌치 영역의 측벽 및 바닥에 완충 산화막을 형성하는 단계;
    상기 완충산화막이 형성된 결과물의 패드질화막 패턴이 노출될 때까지 상기 플라즈마 TEOS 산화막, 오존 TEOS 산화막, 및 상기 캐핑 산화막 패턴을 연속적으로 식각하여 트렌치 영역 내에 오존 TEOS 산화막 패턴을 형성하는 단계; 및
    상기 노출된 패드질화막 패턴 및 상기 패드산화막 패턴을 제거함으로써, 트렌치 영역을 채우는 소자분리막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제1항에 있어서, 상기 캐핑 산화막 패턴은 고온산화막(HTO)인 것을 특징으로 하는 트렌치 소자분리 방법.
  4. 제1항에 있어서, 상기 오존 TEOS 산화막은 언도우프트 산화막(undoped silicate glass)인 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제4항에 있어서, 상기 오존 TEOS 산화막은 440℃ 내지 550℃의 온도에서 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  6. 제5항에 있어서, 상기 오존 TEOS 산화막은 4.5%의 오존농도를 함유하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 제2항에 있어서, 상기 플라즈마 TEOS 산화막, 상기 오존 TEOS 산화막, 및 상기 상기 캐핑 산화막 패턴을 연속적으로 식각하는 공정은 화학기계적 연마 공정으로 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
  8. 제2항에 있어서, 상기 열처리 공정은 1050℃ 내지 1150℃에서 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
KR1019970054201A 1997-10-22 1997-10-22 반도체장치의 트렌치 소자분리방법 KR100446286B1 (ko)

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