KR100390239B1 - 반도체소자의 소자분리절연막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체기판에 트렌치를 형성하고, 전체표면 상부에 소정 두께의 산화막을 형성한 다음, 상기 트렌치의 하부 및 트렌치의 하부 측벽 일부에 형성되는 산화막을 제거한 후, 선택적 에피택셜 성장(selective epitaxial growth, 이하 SEG 라 함) 실리콘층을 형성하여 상기 트렌치를 일부 매립한 다음, 소자분리절연막을 형성함으로써 상기 SEG 실리콘층 형성 시 트렌치 계면의 댕글링본드(dangling bond)에 의해 SEG 실리콘층의 성장속도를 균일하게 하여 후속공정으로 형성되는 소자분리절연막의 가장자리에 퍼셋(facet)현상이 발생하는 것을 방지하고 트렌치 하부 모서리 부부에 스트레스가 발생하는 것을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 소자분리절연막 형성방법{Manufacturing method for field oxide of semiconductor device}

본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 보다 상세하게 트렌치를 이용한 소자분리공정에서 트렌치 하부 모서리부분에 집중되는 스트레스를 제거하고, 소자분리절연막의 양쪽 가장자리에 퍼셋(facet)현상이 발생하는 것을 방지하는 반도체소자의 소자분리절연막 형성방법에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.

일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.

그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅(bird's beak)현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.

그리고, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.

이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.

도 1 은 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)을 형성한다. 상기 패드산화막과 질화막은 각각 50 ∼ 100Å 및 600 ∼ 1500Å 두께로 형성된다.

다음, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(도시안됨)을 형성한다.

그 다음, 상기 감광막패턴을 식각마스크로 상기 질화막과 패드산화막 및 소정 두께의 반도체기판(11)을 식각하여 질화막패턴(15)과 패드산화막패턴(13)을 형성하는 동시에 트렌치를 형성한다. 상기 트렌치는 2000 ∼ 3500Å 깊이로 형성된다.

다음, 상기 감광막패턴을 제거한다.

그 다음, 상기 트렌치의 표면에 열산화막을 100 ∼ 200Å 두께로 형성하였다가 식각하여 상기 트렌치를 형성하기 위한 식각공정 시 트렌치 표면에 발생된 결함(damage)을 제거한다.

다음, 상기 트렌치의 표면에 열산화막을 100 ∼ 200Å 두께로 다시 형성한다.

그 다음, 전체표면 상부에 소정 두께의 산화막(17)을 형성한다. 상기 산화막(17)은 모우트(moat)의 발생을 억제하기 위하여 100 ∼ 300Å 두께로 형성된다.

다음, 상기 트렌치 하부에 형성된 산화막(17)을 제거하여 반도체기판(11)을 노출시킨다.

그 다음, 상기 트렌치 하부로부터 SEG 실리콘층(19)을 형성하여 상기 트렌치의 일부를 매립한다. 상기 SEG 실리콘층(19)은 1000 ∼ 2000Å 두께로 성장시킨다.

다음, 전체표면 상부에 매립절연막(도시안됨)을 형성한다. 그 후, 상기 구조를 열처리하여 상기 매립절연막을 치밀화시킨다.

그 다음, 상기 매립절연막을 평탄화시켜 상기 트렌치를 매립시키는 소자분리절연막(20)을 형성한다. 이때, 상기 평탄화공정은 상기 질화막패턴(15)을 식각장벽으로 이용한 화학적 기계적 연마공정(chemical mechanical polishing, 이하 CMP 라 함)으로 실시된다. (도 1 참조)

그 후, 후속공정으로 상기 산화막(17), 질화막패턴(15) 및 패드산화막패턴(13)을 제거한다.

상기와 같이 종래기술에 따른 반도체소자의 소자분리절연막 형성방법은, 소자가 고집적화되어 감에 따라 종횡비가 증가하여 트렌치를 매립하기 어렵게 되었다. 이를 해결하기 위하여 트렌치를 형성하고, 전체표면 상부에 소정 두께의 산화막을 형성한 다음, 상기 산화막을 제거하여 상기 트렌치 하부를 노출시킨 후 상기 트렌치 하부 일부에 SEG 실리콘층을 형성한 다음, 매립절연막을 형성하고 평탄화시켜 소자분리절연막을 형성하였으나, 상기 트렌치를 형성하기 위한 식각공정 및 트렌치 하부를 노출시키기 위해 산화막을 제거하는 식각공정에서 트렌치 하부의 모서리가 손상되어 SEG 실리콘층이 균일하게 형성되지 않고 트렌치 가장자리 부분에서의 성장 속도가 느려 퍼셋(facet)현상이 발생하고, 트렌치 하부의 코너와 트렌치 상부의 코너 부분에 날카로운 각을 갖는 모서리가 형성되어 물리적인 스트레스(physical stress)와 전기적인 스트레스(electrical stress)가 증가하여 디펙트(defect)가 발생하고, 반도체기판의 활성영역에 형성되는 소자에 걸리는 전기장의 크기가 증가하여 소자 특성을 열화시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치를 형성하고, 전체표면 상부에 소정 두께의 산화막을 형성한 다음, 상기 트렌치 하부 및 하부 측벽에 형성된 산화막을 제거한 후 SEG 실리콘층을 형성하고, 상기 트렌치를 매립시켜 소자분리절연막을 형성함으로써 상기 SEG 실리콘층 형성 시 트렌치 측벽의 댕글링 본드(dangling bond)를 이용하여 SEG 실리콘층의 성장 속도를 균일하게 하여 후속 소자분리절연막 형성공정에서 퍼셋(facet) 현상이 발생하는 것을 방지하여 후속공정을 용이하게 하고, 트렌치 하부 모서리부분에 스트레스를 제거하여 소자의 전기적 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리절연막 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.

도 2 는 본 발명에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11, 21 : 반도체기판 13, 23 : 패드산화막패턴

15, 25 : 질화막패턴 17, 27 : 산화막

19, 28 : SEG 실리콘층 20, 29 : 소자분리절연막

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은,

반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,

상기 트렌치 표면에 소정 두께의 열산화막을 형성하는 공정과,

전체표면 상부에 소정 두께의 산화막을 형성하는 공정과,

상기 산화막과 열산화막을 식각하여 상기 트렌치 하부 및 측벽을 노출시키는 공정과,

상기 트렌치의 하부 및 측벽으로부터의 댕글링본드를 이용하여 SEG 실리콘층을 성장시켜 상기 트렌치의 일부를 매립하는 공정과,

전체표면 상부에 매립절연막을 형성하는 공정과,

상기 매립절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명에 대하여 설명한다.

도 2 는 본 발명에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.

먼저, 반도체기판(21) 상부에 패드산화막(도시안됨)과 질화막(도시안됨)을 형성한다. 상기 패드산화막과 질화막은 각각 50 ∼ 250Å 및 600 ∼ 2500Å 두께로 형성된다.

다음, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴(도시안됨)을 형성한다.

그 다음, 상기 감광막패턴을 식각마스크로 상기 질화막과 패드산화막 및 소정 두께의 반도체기판(21)을 식각하여 질화막패턴(25)과 패드산화막패턴(23)을 형성하는 동시에 트렌치를 형성한다. 상기 트렌치는 3000 ∼ 7000Å 깊이로 형성하되, 종래기술에서 보다 깊게 형성되도록 한다.

다음, 상기 감광막패턴을 제거한다.

그 다음, 상기 트렌치의 표면에 열산화막을 100 ∼ 200Å 두께로 형성하였다가 식각하여 상기 트렌치를 형성하기 위한 식각공정 시 트렌치 표면에 발생된 결함(damage)을 제거한다.

다음, 상기 트렌치의 표면에 열산화막을 100 ∼ 200Å 두께로 다시 형성한다.

그 다음, 전체표면 상부에 소정 두께의 산화막(27)을 형성한다. 상기 산화막(27)은 모우트(moat)의 발생을 억제하고, 후속 식각공정에서 상기 트렌치의 상부가 노출되는 것을 방지하기 위하여 200 ∼ 500Å 두께로 형성한다.

다음, 상기 트렌치의 하부로부터 중간부분까지 산화막(27)을 제거하여 트렌치의 하부 및 측벽을 노출시킨다. 이때, 상기 트렌치의 측벽은 하부로부터 1/3 ∼ 1이 노출된다. 그 후, 상기 구조를 50 : 1의 불산 용액을 이용하여 1 ∼ 5초간 세정공정을 실시한다.

그 다음, 상기 트렌치 하부 및 측벽으로부터 SEG 실리콘층(28)을 형성하여 상기 트렌치의 일부를 매립한다. 상기 SEG 실리콘층(28)은 1500 ∼ 2500Å 두께로 성장시킨다. 이때, 상기 노출된 트렌치의 측벽에 댕글링 본드(dangling bond)가 존재하여 상기 SEG 실리콘층(28)이 중간부분에서와 같이 가장자리에서도 성장하게 되고, 트렌치 식각 시 발생하는 트렌치 하부 모서리 부분에 SEG 실리콘층(28)이 형성되어 경계부분이 없어진다.

상기 SEG 실리콘층(28)은 1100 ∼ 1500℃의 온도에서 1 ∼ 5분간 성장시키되, 분당 30 ∼ 70Å 의 속도로 성장시켜 상기 트렌치의 하부 및 측벽에서의 성장 속도비를 1 : 1로 조절하여 성장시키거나, 분당 200 ∼ 300Å의 속도로 성장시킬 수 있다. 이때, 상기 SEG 실리콘층(28)을 빠르게 성장시킬 경우 트렌치의 가장자리부분에서의 SEG 실리콘층(28)의 높이가 더 높게 형성된다.

다음, 전체표면 상부에 매립절연막(도시안됨)을 형성한다. 그 후, 상기 구조를 열처리하여 상기 매립절연막을 치밀화시킨다.

한편, 상기 매립절연막을 형성하기 전에 상기 SEG 실리콘층(28)의 표면을 300 ∼ 700Å 두께 산화시켜 상기 SEG 실리콘층(28)과 매립절연막 간의 계면 특성을 향상시킬 수 있다.

그 다음, 상기 매립절연막을 평탄화시켜 상기 트렌치를 매립시키는 소자분리절연막(29)을 형성한다. 이때, 상기 평탄화공정은 상기 질화막패턴(25)을 식각장벽으로 이용한 화학적 기계적 연마공정(chemical mechanical polishing, 이하 CMP 라 함)으로 실시된다. (도 2 참조)

그 후, 후속공정으로 상기 산화막(27) 및 질화막패턴(25)을 제거한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은, 반도체기판에 트렌치를 형성하고, 전체표면 상부에 소정 두께의 산화막을 형성한 다음, 상기 트렌치의 하부 및 트렌치의 하부 측벽 일부에 형성되는 산화막을 제거한 후, SEG 실리콘층을 형성하여 상기 트렌치를 일부 매립한 다음, 소자분리절연막을 형성함으로써 상기 SEG 실리콘층 형성 시 트렌치 계면의 댕글링본드에 의해 SEG 실리콘층의 성장속도를 균일하게 하여 후속공정으로 형성되는 소자분리절연막의 가장자리에 퍼셋현상이 발생하는 것을 방지하고 트렌치 하부 모서리 부부에 스트레스가 발생하는 것을 방지하여 소자의 전기적 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (6)

1. 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 소자분리마스크를 식각마스크로 상기 적층구조와 소정 두께의 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,

   상기 트렌치 표면에 소정 두께의 열산화막을 형성하는 공정과,

   전체표면 상부에 소정 두께의 산화막을 형성하는 공정과,

   상기 산화막과 열산화막을 식각하여 상기 트렌치 하부 및 측벽을 노출시키는 공정과,

   상기 트렌치의 하부 및 측벽으로부터의 댕글링본드를 이용하여 SEG 실리콘층을 성장시켜 상기 트렌치의 일부를 매립하는 공정과,

   전체표면 상부에 매립절연막을 형성하는 공정과,

   상기 매립절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
2. 제 1 항에 있어서,

   상기 트렌치는 3000 ∼ 7000Å 깊이로 형성되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
3. 제 1 항에 있어서,

   상기 트렌치의 측벽은 하부로부터 1/3 ∼ 1이 노출되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
4. 제 1 항에 있어서,

   상기 SEG 실리콘층은 1100 ∼ 1500℃의 온도에서 1 ∼ 5분간 성장되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
5. 제 1 항에 있어서,

   상기 SEG 실리콘층은 분당 30 ∼ 70Å의 속도로 성장되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.
6. 제 1 항에 있어서,

   상기 SEG 실리콘층은 분당 200 ∼ 250Å의 속도로 성장되는 것을 특징으로 하는 반도체소자의 소자분리절연막 형성방법.