KR101004810B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents

Abstract

본 발명은 액티브 영역과 필드 영역을 구분하기 위한 소자 분리막 형성 방법에 있어서, 소자 분리막 형성 후 액티브의 상부에 SEG 방식으로 실리콘을 사다리꼴 모양으로 성장시켜 액티브 상부의 탑 코너의 각도를 완만하게 형성함으로써, 액티브 에지부의 전계 집중 현상 및 액티브의 사이즈 감소를 방지하기 위한 것으로, 상기 필드 영역에 소정의 공정을 진행하여 소자 분리막을 형성하는 단계와, 상기 액티브 영역 상부에 SEG 방식으로 실리콘을 성장시키는 단계를 포함한다.

액티브, 전계 집중, 탑코너, 라운딩, 실리콘 성장

Description

반도체 소자의 소자분리막 형성 방법{METHOD FOR FORMING ISOLATION OF SEMICONDUCTOR DEVICE}

도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 STI 소자분리 공정을 나타낸 단면도들이다.

도 2a 내지 2f는 본 발명에 의한 반도체 소자의 소자분리막 형성 방법을 도시한 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

100 : 실리콘 기판 101 : 패드 산화막

102 : 패드 질화막 103 : 포토레지스트 패턴

104 : 갭필 산화막 105 : 실리콘막

A : 트렌치 B :액티브 탑 코너

본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 보다 상세하게는 액티브 에지부의 각도를 완만하게 형성함으로써 액티브 에지부의 전계 집중 현상을 방지하고, 액티브 영역 감소에 따른 NWE(Narrow Width Effect) 현상을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.

반도체 제조 공정은 소자의 회로 선폭이 감소함에 따라 그 공정이 매우 어렵고 복잡해지고 있다. 이 중 반도체 소자 분리 공정은 소자 형성 공정 중 가장 먼저 진행되는 공정으로 트랜지스터와 트랜지스터 사이에 절연막을 형성하여 두 소자를 절연시키는 기술이다.

반도체 소자 분리 공정은 크게 반도체 기판에 패드 산화막과 질화막을 형성한 후 마스크 공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 진행하여 소자분리막을 형성하는 LOCOS(Local Oxidation of Silicon) 공정과, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 있다.

LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 한계가 있다. 또한 소자 분리막의 깊이를 늘릴 때는 과도한 스트레스가 발생하고 평탄성이 좋지 않아 특성을 저하시키는 문제점을 갖고 있다.

LOCOS의 이러한 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리 형성 방법으로 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다. 다만 상기 STI 공정 적용시에는 LOCOS 공정에 비해 액티브 손실이 적을 뿐만 아니라 LOCOS의 단점인 버즈 빅이 발생하지 않고 절연 특성이 우수하지만, 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)에 스트레스가 집중되어 소자 특성이 저하되는 문제점이 있다.

이와 같은 종래 기술에 의한 소자 분리막 형성 공정시 발생하는 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.

도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 STI 소자분리 공정을 나타낸 단면도들이다.

먼저, 도1a에 도시된 바와 같이 여기에 도시된 바와 같이 실리콘 기판(100)에 대한 스트레스 완화용으로 패드 산화막(101)을 형성한 후 패드 질화막(102)을 연속하여 형성한다. 그리고, 상기 패드 질화막(102) 상부에 포토레지스트(103)를 도포한 후 식각 공정을 진행하여 포토레지스트를 패터닝한다.

그리고 나서, 도1b에 도시된 바와 같이 건식 식각 공정을 실시하여 패드 질화막(102)을 패터닝 한 후 실리콘 기판(100)에 식각 공정을 실시하여 트렌치(A)를 형성한다.

상기 트렌치(A)를 형성한 결과물의 포토레지스트 패턴(103)을 제거한 후 도 1c에 도시한 바와 같이 트렌치를 충분히 매립하도록 갭필 산화막(104)을 증착하고 나서 화학적 기계적 연마(chemical mechanical polishing; CMP)를 통한 평탄화를 진행한다.

그런 다음, 도1d에 도시한 바와 같이 인산 용액(H₃PO₄)을 사용하여 남겨진 패드 질화막(102)을 제거한다.

전술한 바와 같이 STI를 형성하기 위한 공정을 수행하고 나면, 도1d의 (B) 영역과 같이 실리콘 액티브 코너가 날카롭게 형성된다. 이러한 경우 액티브 코너 영역은 외부에서 전압을 인계하였을 경우 매우 강한 전계가 형성되어 전류-전압 곡선에서 이른바 험프(HUMP)라고 하는 이중 스텝이 발생하게 되어, 실제 트랜지스터를 동작 전압보다 낮은 전압에서 트랜지스터가 동작하게 되는 문제점이 있었다.

또한, 액티브 영역의 폭이 감소함에 따라 나타나는 NWE(Narrow Width Effect)와 RNWE(Reverse Narrow Width Effect) 현상을 일으키는 직접적인 요인으로 작용하게 됨에 따라 문턱 전압을 변화시키게 되어, 결국 패턴 사이즈에 따라 동작 전압의 차이가 커질 경우 소자 자체의 특성 및 소자의 신뢰성을 저하시키는 문제점이 있었다.

이에 따라 현재 코너 라운딩을 개선하는 방안으로 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나 CMP 후에 HDP 산화막의 밀도를 증가시키기 위한 어닐 공정을 통한 코너 라운딩 방법 등이 이용되고 있으나, 이러한 방법에 의해서도 STI의 탑코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명은 반도체 소자의 소자분리막 형성 방법에 있어서, 소자 분리막을 형성한 후 액티브 영역의 실리콘 기판 표면에 SEG(Selective Epitaxial Growing) 방법을 이용하여 실리콘을 성장시켜 액티브 에지부의 각도를 완만하게 유지함으로써, 액티브 코너에서의 전계 집중에 따른 소자의 비정상적인 동작을 방지하기 위한 반도체 소자의 소자분리막 형성 방법을 제공하기 위한 것이다.

상기와 같은 목적을 실현하기 위한 본 발명은 반도체기판 상에 필드 영역을 노출하는 마스크를 형성하는 단계와, 마스크에 의해 노출된 반도체기판에 트렌치를 형성하는 단계와, 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계와, 마스크를 정지막으로 하여 소자분리막을 평탄화하는 단계와, 마스크를 제거하는 단계, 및 반도체기판의 액티브 영역에 SEG 방식에 의해 실리콘막을 성장시켜 액티브 에지를 라운딩되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법을 제공한다.

이와 같은 본 발명에 의한 반도체 소자의 소자분리막 형성 방법에 의하면, 소자 분리막 형성 후 액티브 영역에 SEG 방식을 이용하여 사다리꼴 모양이 되도록 실리콘을 성장시킴으로써, 액티브 코너의 각도를 완만하게 유지하여 액티브 코너에서의 전계 집중 효과에 의한 소자의 비정상적인 동작을 방지할 수 있게된다.

상기 본 발명에 의한 반도체 소자의 소자분리막 형성 방법에서, 상기 SEG 방 식에 의해 실리콘막을 성장시키는 공정은 SiH₄ 가스를 이용하는 것이 바람직하다.

상기 SEG 방식에 의해 실리콘막을 성장시키는 공정은 온도에 따른 성장 우선 방위에 따라 사다리꼴 모양으로 성장시킴으로써 액티브 코너의 각도를 완만하게 유지하는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 2a 내지 2f는 본 발명에 의한 반도체 소자의 소자분리막 형성 방법을 도시한 단면도들이다.

먼저, 도 2a에 도시한 바와 같이, 후속 공정에서 증착되는 질화막에 대한 실리콘 기판(100)의 스트레스를 완화시키기 위해 패드 산화막(101)을 증착한 후 패드 질화막(102)을 연속하여 증착한다.

상기의 패드 질화막(102) 상부에 도 2b에 도시한바와 같이 포토레지스트(103)를 도포한 후 식각 공정을 진행하여 포토레지스트를 패터닝한다. 그리고 나서, CHF₃/CF₄/O₂/Ar 가스 조합으로 활성화된 플라즈마를 이용한 건식 식각 공정을 실시하여 패드 질화막(102)을 패터닝 한다.

이어서, 실리콘 기판(100)에 식각 공정을 실시하여 트렌치(A)를 형성한다. 이때, 트렌치(A) 건식 식각은 Cl₂를 주성분으로 하는 플라즈마를 이용하되, 바람직 하게는 Cl₂/O₂/Ar 가스 조합으로 활성화된 플라즈마를 이용한 실시한다.

상기 트렌치(A)를 형성한 결과물의 포토레지스트 패턴(103)을 제거한 후 도 1c에 도시한 바와 같이 트렌치가 충분히 매립되도록 갭필 산화막을 증착한다. 이때, 상기 갭필 산화막(104)은 갭필링 특성이 좋은 산화막을 이용하되, 바람직하게는 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapor deposition; HDP CVD)을 이용하여 증착한다.

다음 단계로, 갭필 산화막(104)을 증착한 결과물에 대해 상기 패드 질화막(102)을 연마 정지막으로 이용한 화학적 기계적 연마(chemical mechanical polishing; CMP)를 통한 평탄화를 진행한다.

그런 다음, 도 2d에 도시한 바와 같이 인산 용액(H₃PO₄)을 이용하여 남겨진 패드 질화막(102)을 제거한다. 이때, 액티브 에지부가 날카롭게 형성되기 때문에 액티브 에지부에 전계가 집중되는 현상이 발생하게 된다.

상기의 액티브 에지부의 전계 집중 현상을 방지하기 위하여 도2e에 도시된 바와 같이 SEG(Selective Epitaxial Growing) 방법으로 액티브의 상부의 실리콘 기판 표면에 SiH4 가스를 이용하여 실리콘(105)을 성장시킨다. 이때, 실리콘 성장은 온도에 따른 성장 우선 방위에 따라 사다리꼴 모양을 유지하면서 성장시킨다.

전술한 바와 같이 STI 라운딩 방법을 수행하고 나면, 도2f에 도시된 바와 같이 액티브 영역의 사이즈 감소 없이 액티브 탑 코너의 각도가 완만하게 형성이 된다.

이와 같이 본원 발명은 소자 분리막을 형성한 후 액티브 영역 상부에 SEG 방식으로 사다리꼴 모양이 되도록 실리콘을 성장시킴으로써 식각 공정시 액티브 코너에 발생하는 데미지를 방지하면서 액티브 코너의 각도를 완만하게 유지하여, 액티브 코너의 전계 집중 효과를 방지할 수 있게된다.

상기한 바와 같이 본 발명은 액티브 코너의 각도를 완만하게 유지하여 건식각 공정에 의해 발생하는 코너의 데미지를 방지함으로써 험프(Hump) 특성 및 액티브 사이즈의 감소를 방지할 수 있어, 결국, 트랜지스터 동작 전압의 안정성을 유지함으로써 소자의 특성을 향상시킬 수 있는 이점이 있다.

Claims (3)

1. 반도체기판 상에 필드 영역을 노출하는 마스크를 형성하는 단계;

   상기 마스크에 의해 노출된 반도체기판에 트렌치를 형성하는 단계;

   상기 트렌치를 절연막으로 매립하여 소자분리막을 형성하는 단계;

   상기 마스크를 정지막으로 하여 상기 소자분리막을 평탄화하는 단계;

   상기 마스크를 제거하는 단계; 및

   상기 반도체기판의 액티브 영역에 사다리꼴 형상으로 실리콘막이 성장하게 SEG 방식을 진행하여 액티브 에지를 라운딩되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
2. 제 1항에 있어서,

   상기 SEG 방식에 의해 실리콘막을 성장시키는 공정은 SiH4 가스를 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
3. 삭제

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