KR19980083840A

KR19980083840A - 선택적 에피택셜 성장에 의한 소자분리방법

Info

Publication number: KR19980083840A
Application number: KR1019970019314A
Authority: KR
Inventors: 박정우; 이길광
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-05-19
Filing date: 1997-05-19
Publication date: 1998-12-05

Abstract

반도체 장치의 선택적 에피택셜 성장(SEG: Selective Epitaxial Growth)에 의한 소자 분리 방법에 관하여 개시한다. 본 발명은, 활성영역이 형성될 영역에 트랜치를 에칭하고, 트랜치의 측벽에 제1 절연막 스페이서와 40∼150Å 두께의 얇은 제1 산화막 스페이서를 형성하여 소자분리막을 구성한 후, 상기 트랜치를 선택적 에피택셜 성장에 의한 실리콘 단결정막(SEG막)으로 적층하고 에치백하여 소자분리 공정을 완성한다. 상기 제1 절연막 스페이서는 산화막과 비교할 때, 열팽창계수로 인한 문제가 적게 발생하는 옥시나이트라이드막을 사용하여 형성한다.

Description

선택적 에피택셜 성장에 의한 소자분리 방법

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고집적화된 반도체 장치의 선택적 에피택셜 성장(SEG: Selective Epitaxial Growth)에 의한 소자 분리 방법에 관한 것이다.

일반적으로 웨이퍼에 형성되는 반도체 장치는 개개의 회로패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되기 때문이다.

일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS)은 공정이 간단하다는 이점이 있다. 그러나 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird's Beak)에 의한 펀치쓰루(Punch-Through)와 필드산화막의 두께 감소로 인하여 그 한계점에 이르고 있다.

이에 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트랜치를 이용한 소자 분리 방법이 제안되었다. 트랜치 소자 분리 방법은 필드산화막의 형성에 있어서 열산화 공정에 의하지 않고 화학 기상 증착법을 이용하여 트랜치 내부를 산화막 등의 절연막으로 채움으로써 버즈비크가 형성되는 문제점을 어느 정도 줄일 수 있다. 또한 같은 폭의 소자 분리 영역에서도 LOCOS보다 효과적인 소자 분리 깊이를 형성할 수 있다.

그러나 트랜치 소자 분리 방법에 의하여 제조된 반도체 소자는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 통하여 소자분리막을 형성한 후, 활성 영역과 비활성 영역이 90도에 가까운 수직 형태로 연결되게 된다. 따라서 트랜치 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)되어 소오스/드레인 사이에 흐르는 전류를 증가시키게 된다. 따라서 트랜지스터의 문턱 전압이 낮아지는 효과 즉 역 협폭 효과(Inverse Narrow Width Effect)가 심화되어 소자 특성을 열화시키게 된다.

또한, 후속공정에서 반복되는 고온 열처리 공정에서 열에 의한 스트레스가 소자분리막인 필드산화막에 반복적으로 가해짐으로 인하여 필드산화막의 주변에 미세한 다공성 구멍(Micro-pore)이 형성되는 문제점이 지적되었다.

이러한 문제를 해결하기 위하여 최근 들어 LOCOS법 또는 선택적 에피택셜 성장(이하, SEG라 칭함)법과 트랜치 소자 분리 방법을 조합시킨 새로운 소자 분리 방법이 제시되었다.

도 1은 종래 기술에 따라서 반도체 장치의 소자분리 공정을 진행하였을 때의 반도체 기판을 나타낸 단면도이다.

도 1을 참조하여 종래 기술에 의한 반도체 장치의 소자분리 공정을 간략히 설명하기로 한다. 먼저, 반도체 기판(50)에 소자분리막을 형성하기 위한 트랜치를 형성하고, 산화막을 반도체 기판(50)의 전면에 형성한다. 이어서, 상기 산화막에 등방성 식각을 진행하여 트랜치의 측벽에 산화막 스페이서(56)를 형성한다. 상기 트랜치의 하부의 반도체 기판(50)의 실리콘 원자(seed)를 성장시켜 선택적 에피택셜 성장에 의한 실리콘 단결정막(SEG막, 58)을 형성하여 트랜치가 매립되도록 한다. 계속해서, 상기 실리콘 단결정막(58)을 반도체 기판(50)과 동일한 단차를 갖도록 에치백(etch back) 한다. 상기 에치백이 진행된 반도체 기판에 질화막을 적층하고 패터닝을 진행하여 트랜치가 형성된 영역을 노출시킨다. 이어서, 상기 질화막을 패터닝하여 노출된 트랜치 영역 상부에 국부적 산화에 의한 산화막(LOCOS,62)을 형성하고 질화막을 제거함으로써 소자분리 공정을 완료한다.

상술한 종래의 LOCOS법 또는 SEG법과 트랜치 소자 분리 방법을 조합시킨 소자 분리 방법은, 산화막 스페이서와 트랜치 매립물질인 SEG막과의 열팽창 계수의 차이로 인하여 트랜치의 모서리에서 발생하는 험프현상(활성영역과 비활성영역의 경계면에 전계가 집중되어 반도체 소자의 전기적인 특성이 저하되는 현상) 및 이로 인한 트랜지스터의 역 협폭 효과(Inverse Narrow Width Effect)를 감소시키는데는 미흡한 실정이다.

본 발명이 이루고자 하는 기술적 과제는 ① 활성영역이 형성되는 지역을 트랜치 식각하고 SEG막을 형성함으로써 트랜지스터의 채널영역에서 실리콘의 에피택셜 특성을 나타내도록 하고, ② 트랜치의 측벽에 옥시나이트라이드막(SiON)막을 형성하여 후속공정에서 열팽창 계수의 차이로 인하여 발생되는 종래 기술의 문제점을 개선할 수 있는 반도체 장치의 선택적 에피택셜 성장에 의한 소자분리 방법을 제공하는데 있다.

도 1은 종래 기술에 따라서 반도체 장치에 소자분리 공정을 진행하였을 때의 반도체 기판을 나타낸 단면도이다.

도 2 내지 도 6은 본 발명에 의한 선택적 에피택셜 성장에 의한 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도면의 주요부분에 대한 부호의 설명

100: 반도체 기판, 102: 패드산화막,

104: 트랜치,106: 제1 절연막,

108: 제1 절연막 스페이서,110: 제1 산화막 스페이서,

112: 실리콘 단결정막(SEG막)

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 패드산화막을 형성하는 단계와, 상기 패드산화막을 패터닝하고 반도체 기판 식각하여 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 결과물에 제1 절연막을 증착하는 단계와, 상기 제1 절연막을 식각하여 트랜치의 측면에 제1 절연막 스페이서를 형성하는 단계와, 상기 제1 절연막 스페이서가 형성된 반도체 기판에 제1 산화막을 형성하는 단계와, 상기 제1 산화막을 식각하여 제1 절연막 측벽에 제1 산화막 스페이서를 형성하는 단계와, 상기 제1 산화막 스페이서가 형성된 트랜치에 선택적 에피택셜 성장을 통한 실리콘 단결정막을 형성하는 단계와, 상기 실리콘 단결정막을 에치백(etch back) 공정을 통하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제1 절연막 스페이서를 형성하는 방법은 옥시나이트라이드(SiON)막을 사용하여 경사도가 트랜치의 수평한 평면에 대하여 85∼90도 사이에서 가급적 직각에 가깝도록 형성하는 것이 적합하다.

또한, 상기 제1 절연막 스페이서를 형성한 후에 질화처리를 할 수 있다.

여기서, 상기 제1 절연막 스페이서는 150∼1000Å의 두께를 갖도록 하고, 제1 산화막 스페이서는 40∼150Å의 두께를 갖도록 형성하는 것이 바람직하다.

바람직하게는, 상기 실리콘 단결정막을 형성하는 방법은 실리콘 단결정막이 상기 패드산화막을 덮도록 두껍게 형성하는 것이 적합하며, 실리콘 단결정막을 에치백하는 방법은 CMP 공정을 이용하여 수행하는 것이 적합하다.

본 발명에 따르면, 트랜지스터의 채널영역에 실리콘 에피택셜 박막의 특성을 나타내게 할 수 있으며, 동시에 활성영역과 비활성영역의 모서리에서 발생하는 전기적인 특성 저하는 억제할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2를 참조하면, 소자분리 영역을 정의하기 위해 반도체 기판(100)의 전면에 패드산화막(102)을 산화(oxidation) 공정을 통하여 형성한다. 여기서, 필드 산화막(102)의 소자분리 특성을 향상시키기 위하여 산화공정에 이어서 상기 결과물의 전면에 이온주입을 추가로 실시할 수 있다. 이어서, 상기 패드산화막(102)의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 반도체 기판을 일정량 식각하여 트랜치(104)를 형성한다. 이어서, 에싱(ashing) 공정을 진행하여 상기 포토레지스트를 제거한다.

도 3을 참조하면, 상기 트랜치(104)가 형성된 반도체 기판(100)의 전면에 소자분리 기능을 수행하는 제1 절연막(106), 예컨대 옥시나이트라이드(SiON)를 사용한 박막을 일정한 두께로 증착한다. 이때, 산화막 대신에 옥시나이트라이드(SiON) 박막을 사용하는 이유는 실리콘으로 구성된 반도체 기판(100)에 산화막(SiO₂)과 질화막(Si₃N₄)의 중간값에 해당하는 열팽창계수를 갖는 옥시나이트라이드막, 즉 제1 절연막(106)을 채용함으로써 후속공정에서 반복되는 열에 의한 스트레스(thermal stress)에 기인한 인터페이스 트랩(interface trap)의 다량생성을 억제할 수 있기 때문이다.

도 4를 참조하면, 상기 제1 절연막을 식각하여 제1 절연막 스페이서(108)를 150∼1000Å의 두께로 형성한다. 이때, 트랜치(104)의 측벽(side wall)에서는 소자분리(isolation) 특성을 안정시키기 위해 제1 절연막 스페이서(108)의 식각경사도를 85∼90도 사이에서 가급적 직각에 가깝도록 형성하도록 한다. 또한 식각이 끝난 후, 인터페이스 트랩(interface trap)을 억제하기 위해 질화처리를 추가로 수행한다.

도 5를 참조하면, 상기 제1 절연막 스페이서(108)에 질화처리가 완료된 결과물에 얇은 제1 산화막을 적층하고 식각을 진행하여 제1 절연막 스페이서(108)의 바깥쪽으로 제1 산화막 스페이서(110)를 40∼250Å의 범위로 형성한다. 여기서, 상기 제1 산화막 스페이서(110)의 역할은 후속공정에 진행되는 선택적 에피택셜 성장(SEG)시에 실리콘 단결정막의 성장선택비(selectivity)가 저하되는 것을 방지한다. 이러한 제1 산화막 스페이서(110)는 SEG공정에서 대부분 소모되어 없어지지만, 남아 있더라도 본 발명의 목적인 트랜치 모서리에서 발생하는 스트레스(stress)를 완충시키는 역할은 주로 제1 절연막(106), 예컨대 옥시나이트라이드(SiON)에서 담당하기 때문에 별다른 공정상의 문제를 야기하지 않는다.

도 6을 참조하면, 상기 제1 산화막 스페이서(110)가 형성된 반도체 기판에서 트랜치의 하부에 있는 실리콘 원자를 시드(seed)로 해서 SEG에 의한 실리콘 단결정막(112)을 상기 패드산화막(102)을 덮도록 두껍게 형성한다. 이어서, 상기 SEG막(112)에 CMP 공정을 패드산화막(102)의 표면이 드러날 때까지 진행함으로써 활성영역과 비활성영역을 정의하는 소자분리 공정을 완료한다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, 반도체 소자를 에피택셜층으로 구성된 활성영역 상에 구성하여 트랜지스터의 채널영역이 에피택셜 박막의 특성을 갖도록 할 수 있으며, 선택적 에피택셜 성장(SEG)시 실리콘 단결정막의 성장 선택비가 높은 산화막을 옥시나이트라이드막의 측벽에 형성시켜서 에피택셜층의 고른 성장을 달성할 수 있다. 또한 소자분리막을 산화막 대신에 옥시나이트라이드막으로 형성하여 후속되는 고온 열처리 공정에서 열팽창계수의 차이에 기인하여 발생하는 결함, 즉 트랜치의 모서리에서 날카로운 단차나 손상(etch damage)에 의한 반도체 소자의 전기적인 특성이 저하되는 문제를 개선할 수 있다.

Claims

반도체 기판에 패드산화막을 형성하는 단계;

상기 패드산화막을 패터닝하고 반도체 기판 식각하여 트랜치를 형성하는 단계;

상기 트랜치가 형성된 결과물에 제1 절연막을 증착하는 단계;

상기 제1 절연막을 식각하여 트랜치의 측면에 제1 절연막 스페이서를 형성하는 단계;

상기 제1 절연막 스페이서가 형성된 반도체 기판에 제1 산화막을 형성하는 단계;

상기 제1 산화막을 식각하여 제1 절연막 측벽에 제1 산화막 스페이서를 형성하는 단계;

상기 제1 산화막 스페이서가 형성된 트랜치에 선택적 에피택셜 성장을 통한 실리콘 단결정막을 형성하는 단계; 및

상기 실리콘 단결정막을 에치백(etch back) 공정을 통하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.
제1항에 있어서, 상기 제1 절연막은 옥시나이트라이드(SiON)를 사용하여 형성하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.
제1항에 있어서, 상기 제1 절연막 스페이서를 형성하는 방법은 경사도가 트랜치의 바닥의 수평한 평면에 대하여 85∼90도 사이에서 가급적 직각에 가깝도록 형성하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.
제1항에 있어서, 상기 제1 절연막 스페이서를 형성한 후에 질화처리를 하는 단계를 추가로 실시하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.
제1항에 있어서, 상기 실리콘 단결정막(Epitaxial layer)을 형성하는 방법은 실리콘 단결정막이 상기 패드산화막을 덮도록 두껍게 형성하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.
제1항에 있어서, 상기 실리콘 단결정막을 에치백(etch back)하는 방법은 화학 기계적 연마(CMP) 공정을 이용하여 수행하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.
제1항에 있어서, 상기 제1 절연막 스페이서는 두께를 150∼1000Å의 범위로 형성하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.
제1항에 있어서, 상기 산화막 스페이서는 두께를 40∼250Å의 범위로 형성하는 것을 특징으로 하는 선택적 에피택셜 성장에 의한 소자분리 방법.