KR100419869B1 - 쉘로우트렌치분리 형성방법 - Google Patents

쉘로우트렌치분리 형성방법 Download PDF

Info

Publication number
KR100419869B1
KR100419869B1 KR10-2000-0044751A KR20000044751A KR100419869B1 KR 100419869 B1 KR100419869 B1 KR 100419869B1 KR 20000044751 A KR20000044751 A KR 20000044751A KR 100419869 B1 KR100419869 B1 KR 100419869B1
Authority
KR
South Korea
Prior art keywords
trench
oxide film
silicon substrate
film
pad
Prior art date
Application number
KR10-2000-0044751A
Other languages
English (en)
Other versions
KR20020011472A (ko
Inventor
김연수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0044751A priority Critical patent/KR100419869B1/ko
Publication of KR20020011472A publication Critical patent/KR20020011472A/ko
Application granted granted Critical
Publication of KR100419869B1 publication Critical patent/KR100419869B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 하지막(base material)에 따른 트렌치 매립 산화막의 증착 속도 차이를 이용함으로써 트렌치 매립 특성을 향상시킨 쉘로우트렌치분리 형성방법을 개시한다. 개시된 본 발명의 방법은, 패드 산화막 및 패드 질화막이 차례로 형성된 실리콘 기판을 제공하는 단계와, 상기 패드 질화막 및 패드 산화막과 실리콘 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 표면 및 패드 질화막 상에 선형 산화막을 형성하는 단계와, 상기 선형 산화막을 블랭킷 식각하여 트렌치 저면의 실리콘 기판을 노출시키면서 트렌치 측벽에만 선형 산화막을 잔류시키는 단계와, 상기 트렌치를 매립하도록 기판 전면 상에 실리콘 기판 상에서의 증착 속도가 산화막 상에서의 증착 속도 보다 빠른 물질을 증착하는 단계를 포함한다.

Description

쉘로우트렌치분리 형성방법{METHOD FOR FORMING SHALLOW TRENCH ISOLATION}
본 발명은 하지막 의존성을 이용한 쉘로우트렌치분리 형성방법에 관한 것으로, 보다 상세하게는, 하지막(base material)에 따른 매립물질의 증착 속도 차이를 이용하여 쉘로우트렌치분리(Salllow Trench Isolation; 이하 'STI'라 함) 공정에서의 트렌치 매립(Gap-Filling) 특성을 향상시키는 방법에 관한 것이다.
주지된 바와 같이, STI 공정은 국부적 산화에 의한 종래의 필드산화막(Field Oxide ; Fox) 대신에 미소 폭의 트렌치(Shallow Trench) 내에 소자분리막을 형성하는 공정이다.이러한 STI 공정을 간단히 언급하면, 먼저, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 증착하고, 이 막들을 이용해서 상기 실리콘 기판 내에 우물 형태와 비슷한 트렌치를 형성한다. 그런다음, 상기 트렌치를 매립하도록 기판 전면 상에 매립용 산화막을 증착한 후, 화학기계적연마(CMP) 등의 공정으로 상기 매립용 산화막의 표면을 연마함으로써, 쉘로우트렌치분리를 완성한다.
그러나, 전술한 종래 기술에서 쉘로우트렌치 매립용 산화막으로 상압화학기상증착(이하 'APCVD'라 함) O3/TEOS USG(Terra Ethyle Ortho Silicate Undoped Silicate Glass)를 사용할 경우, APCVD O3/TEOS USG의 하지막 의존성으로 인해 보이드(void)나 이음새(seam) 등이 발생하는 문제가 있다. 이러한 보이드나 이음새는 후속 공정에서 막(film)에 틈이나 결함 등을 야기시키게 되는 바, 소자 특성에 치명적인 악영향을 줄 수 있다.
따라서, 본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 하지막에 따른 증착 속도의 차이를 이용함으로써, 보이드 또는 이음새의 발생을 방지할 수 있는 쉘로우트렌치분리 형성방법을 제공하는데, 그 목적이 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 쉘로우트렌치분리 형성방법을 설명하기 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 실리콘기판 12 : 패드 질화막
14 : 트렌치 16 : 선형 산화막
18 : 벽산화막 20 : 트렌치 매립층
상기와 같은 목적을 달성하기 위한 본 발명의 쉘로우트렌치분리 형성방법은, 패드 산화막 및 패드 질화막이 차례로 형성된 실리콘 기판을 제공하는 단계; 상기 패드 질화막 및 패드 산화막과 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 및 패드 질화막 상에 선형 산화막을 형성하는 단계; 상기 선형 산화막을 블랭킷 식각하여 트렌치 저면의 실리콘 기판을 노출시키면서 트렌치 측벽에만 선형 산화막을 잔류시키는 단계; 및 상기 트렌치를 매립하도록 기판 전면 상에 실리콘 기판 상에서의 증착 속도가 산화막 상에서의 증착 속도 보다 빠른 물질을 증착하는 단계를 포함한다.(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 쉘로우트렌치분리 형성방법을 설명하기 공정도이다.
트렌치 매립물질인 APCVD O3/TEOS USG는 하지막(base material) 의존성이 강하며, 하지막에 따라 막(film)의 증착 속도가 다르게 나타난다. 즉, 하지막이 실리콘 기판인 경우와 열산화막(Thermal oxide)인 경우에, 같은 조건으로 APCVD O3/TEOS USG를 증착하더라도, 하지막이 실리콘 기판인 경우가 막의 증착 속도가 빠르고 막의 농도도 높다. 일예로, 오존농도가 5%인 O3/TEOS USG의 증착 속도는 하지막이 실리콘 기판인 경우에 1300Å/min인 반면, 하지막이 열산화막인 경우에는 600Å/min 정도로 2배 이상 증착 속도 차이가 난다.이러한 차이는 하지막의 특성에 기인하는 것으로, 실리콘 기판은 소수성적 특성을 나타내고, 열산화막은 친수성적 특성을 나타내며, 오존(O3)과 반응하여 USG를 만드는 TEOS의 경우에는 화학 구조상 소수성적 특성을 가지고 있는 바, 친수성적 특성을 가지는 열산화막 위에서는 TEOS의 증착반응이 어렵고, 그래서, 증착 속도 및 막의 농도는 상대적으로 떨어진다.따라서, 본 발명은 상기 APCVD O3/TEOS USG의 하지막에 따른 증착 속도의 차이를 이용함으로써, 트렌치 매립 특성이 향상되도록 하며, 그 공정은 다음과 같다.
먼저, 도 1에 도시한 바와 같이, 실리콘 기판(10) 상에 패드 산화막(도시안됨)과 패드 질화막(12)을 차례로 형성한다. 그런다음, 공지의 포토리소그라피 공정을 이용해서 상기 패드 질화막(12) 및 패드 산화막을 패터닝하고, 연이어, 노출된 기판 부분을 식각하여 기판(10)의 소정 부위에 트렌치(14)를 형성한다. 그 다음, 트렌치(14)의 표면 및 패드 질화막(12) 상에 선형 산화막(16)을 형성한다. 이때, 상기 선형 산화막은 트렌치 벽면에서는 대략 200∼300Å 두께로, 그리고, 패드 질화막(12) 및 트렌치 저면 상에서는 대략 80∼100Å 두께로 증착한다.
다음으로, 도 2에 도시된 바와 같이, 상기 선형 산화막을 블랭킷 식각하여 상기 트렌치(14)의 벽면에만 잔류되는 벽산화막(19)을 형성하고, 동시에, 트렌치(14) 저면의 실리콘 기판 부분을 노출시킨다.
그 다음, 도 3에 도시된 바와 같이, APCVD 방식에 따라 O3/TEOS USG를 상기 결과물 상에 증착하여 트렌치(14)를 완전 매립시키는 트렌치 매립층(20)을 형성한다. 이때, 상기 트렌치 매립층(20)은 400∼530℃의 증착 온도 범위에서 상기 트렌치(14)를 완전히 매립시킬 수 있을 정도의 두께, 예컨데, 6,000∼10,000Å 정도로 증착하며, 특히, 오존(O3)은 4∼7wt% 정도의 고농도를 사용한다.
이것은 오존(O3)의 농도가 높을수록 O3/TEOS USG의 하지막 의존성이 높아지는 바, 트렌치의 저면과 벽면에서의 증착 속도 차이가 보다 현격하게 나타나도록 할 수 있기 때문이다. 즉, 트렌치(14) 매립시, APCVD O3/TEOS USG는 트렌치(14)의 저면쪽이 벽면쪽 보다 빠르게 진행되므로, 종래와 같은 보이드나 이음새(seam) 등의 발생을 방지할 수 있기 때문이다. 뿐만 아니라, 후속의 CMP 공정시에는 트렌치에 보이드나 이음새(seam) 등에 의해 야기되는 피트(pit)등을 예방할 수 있기 때문에 폴리실리콘층 식각시의 결함 발생도 방지할 수 있다.이후, 도시하지는 않았으나, 상기 패드 질화막이 노출될 때까지 상기 트렌치 매립층(20)을 CMP 공정으로 연마하고, 이어, 상기 패드 질화막 및 패드 산화막을 제거함으로써, 본 발명에 따른 쉘로우트렌치분리를 형성한다.
전술한 바와 같이, 본 발명은 하지막 의존성이 강한 APCVD O3/TEOS USG를 트렌치 매립물질로 이용하되, 실리콘 기판과 산화막 상에서의 증착 속도 차이를 이용함으로써, 트렌치 매립 특성을 향상시킬 수 있으며, 이에 따라, STI가 적용되는 반도체 소자의 특성을 향상시킬 수 있다.기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 패드 산화막 및 패드 질화막이 차례로 형성된 실리콘 기판을 제공하는 단계;
    상기 패드 질화막 및 패드 산화막과 실리콘 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 및 패드 질화막 상에 선형 산화막을 형성하는 단계;
    상기 선형 산화막을 블랭킷 식각하여 트렌치 저면의 실리콘 기판을 노출시키면서 트렌치 측벽에만 선형 산화막을 잔류시키는 단계; 및
    상기 트렌치를 매립하도록 기판 전면 상에 실리콘 기판 상에서의 증착 속도가 산화막 상에서의 증착 속도 보다 빠른 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 쉘로우트렌치분리 형성방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 선형 산화막은 상기 트렌치 벽면 상에는 200∼300Å 두께로, 그리고, 패드 산화막 및 트렌치의 저면 상에는 80∼100Å 두께로 형성하는 것을 특징으로 하는 쉘로우트렌치분리 형성방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 트렌치 매립물질은 O3/TEOS USG인 것을 특징으로 하는 쉘로우트렌치분리 형성방법.
  8. 제 7 항에 있어서, 상기 O3/TEOS USG에서의 오존(O3)의 농도는 4∼7%인 것을 특징으로 하는 쉘로우트렌치분리 형성방법.
  9. 제 8 항에 있어서, 상기 O3/TEOS USG는 400∼530℃의 온도범위에서 APCVD 방식에 따라 6,000∼10,000Å 두께로 증착하는 것을 특징으로 하는 쉘로우트렌치분리 형성방법.
KR10-2000-0044751A 2000-08-02 2000-08-02 쉘로우트렌치분리 형성방법 KR100419869B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0044751A KR100419869B1 (ko) 2000-08-02 2000-08-02 쉘로우트렌치분리 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0044751A KR100419869B1 (ko) 2000-08-02 2000-08-02 쉘로우트렌치분리 형성방법

Publications (2)

Publication Number Publication Date
KR20020011472A KR20020011472A (ko) 2002-02-09
KR100419869B1 true KR100419869B1 (ko) 2004-02-25

Family

ID=19681378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0044751A KR100419869B1 (ko) 2000-08-02 2000-08-02 쉘로우트렌치분리 형성방법

Country Status (1)

Country Link
KR (1) KR100419869B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044937B1 (ko) 2003-12-01 2011-06-28 삼성전자주식회사 홈 네트워크 시스템 및 그 관리 방법
CN101989564B (zh) * 2009-07-31 2012-09-26 中芯国际集成电路制造(上海)有限公司 减少浅沟道隔离槽的边角缺陷的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04151850A (ja) * 1990-10-15 1992-05-25 Nec Corp 溝絶縁分離型半導体集積回路の製造方法
KR970023994A (ko) * 1995-10-25 1997-05-30 김광호 트렌치 소자분리방법
US5700712A (en) * 1993-06-23 1997-12-23 Siemens Aktiengesellschaft Method for manufacturing an insulating trench in an SOI substrate for smartpower technologies
KR19980083840A (ko) * 1997-05-19 1998-12-05 윤종용 선택적 에피택셜 성장에 의한 소자분리방법
KR19990025195A (ko) * 1997-09-11 1999-04-06 윤종용 트렌치 소자분리방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04151850A (ja) * 1990-10-15 1992-05-25 Nec Corp 溝絶縁分離型半導体集積回路の製造方法
US5700712A (en) * 1993-06-23 1997-12-23 Siemens Aktiengesellschaft Method for manufacturing an insulating trench in an SOI substrate for smartpower technologies
KR970023994A (ko) * 1995-10-25 1997-05-30 김광호 트렌치 소자분리방법
KR19980083840A (ko) * 1997-05-19 1998-12-05 윤종용 선택적 에피택셜 성장에 의한 소자분리방법
KR19990025195A (ko) * 1997-09-11 1999-04-06 윤종용 트렌치 소자분리방법

Also Published As

Publication number Publication date
KR20020011472A (ko) 2002-02-09

Similar Documents

Publication Publication Date Title
US7351661B2 (en) Semiconductor device having trench isolation layer and a method of forming the same
US6277706B1 (en) Method of manufacturing isolation trenches using silicon nitride liner
US7238586B2 (en) Seamless trench fill method utilizing sub-atmospheric pressure chemical vapor deposition technique
US6339004B1 (en) Method of forming shallow trench isolation for preventing torn oxide
US20020004284A1 (en) Method for forming a shallow trench isolation structure including a dummy pattern in the wider trench
US6218273B1 (en) Methods of forming isolation trenches in integrated circuits using protruding insulating layers
US6649488B2 (en) Method of shallow trench isolation
US20080188057A1 (en) Trench isolation type semiconductor device which prevents a recess from being formed in a field region and method of fabricating the same
US6204146B1 (en) Method of fabricating shallow trench isolation
KR100419869B1 (ko) 쉘로우트렌치분리 형성방법
US6992020B2 (en) Method of fabricating semiconductor device
KR100564550B1 (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
US20020022340A1 (en) Method of forming a shallow trench isolation
JP2000031261A (ja) 半導体装置のトレンチ隔離形成方法
JP2000183150A (ja) 半導体装置の製造方法
JPH08330410A (ja) 素子分離方法、素子分離構造、及び半導体装置
US7579256B2 (en) Method for forming shallow trench isolation in semiconductor device using a pore-generating layer
KR100596277B1 (ko) 반도체 소자 및 그의 절연막 형성 방법
KR100609980B1 (ko) 피엠디막의 과식각 방지 방법
US7981802B2 (en) Method for manufacturing shallow trench isolation layer of semiconductor device
KR100481844B1 (ko) 트렌치 격리 제조 방법
KR100568849B1 (ko) 반도체 소자의 제조방법
KR20040049871A (ko) 반도체 소자의 트렌치 산화막 형성 방법
KR100478266B1 (ko) 반도체 제조 장치에서의 소자 분리 방법
KR100802240B1 (ko) 역 선택비 슬러리를 이용한 반도체 소자의 소자분리 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee