KR100802240B1 - 역 선택비 슬러리를 이용한 반도체 소자의 소자분리 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리를 위한 화학적 기계적 연마 공정에 관한 것으로, 질화막과 산화막에 대해 서로 다른 선택비를 가지는 2종 이상의 슬러리 즉, (질화막/산화막)<1 인 제 1 슬러리와 (질화막/산화막)>1 인 제 2 슬러리를 이용하여 화학적 기계적 연마 공정을 연속적으로 실시하여 반도체 소자의 소자 분리막을 형성하는 방법이 개시된다.
본 발명은 필드 부위에서 발생하는 디싱 현상을 방지하여, 디싱으로 인한 소자의 손상을 방지할 수 있는 방법으로, 미세 기술 특히, 0.18㎛ 테크놀로지 이하 디바이스에서 반도체 소자분리 방법을 제공한다.
Description
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 분리막 제조 공정도.
도 3 및 도 4는 본 발명에 따른 반도체 소자의 분리막 제조 공정도.
(도면의 주요 부분에 대한 부호의 설명)
10 : Si 기판 12 : 패드 산화막
14 : 질화막 16 : 트랜치
18 : 매립 산화막 (Gap-fill oxide) 20 : 디싱 (dishing)
본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 보다 상세하게는 반도체 제조 공정 중 화학적 기계적 연마 (Chemical Mechanical Polishing; 이하 "CMP" 라 칭함)공정을 실시하는 과정에서 역 선택비를 가지는 슬러리를 이용하는 소자분리 방법이며, 더욱 상세하게는 얇은 트랜치 소자분리(Shallow trench isolation; 이하 "STI"라 칭한) CMP 공정을 두 가지의 서로 다른 선택비를 가지는 슬러리를 이용하여 연속적으로 실시하는 소자분리 방법이다.
반도체 소자의 밀도, 집적도가 증가함에 따라 소자분리 영역의 폭을 좁게 형성시키기 위한 공정 기술은 점점 중요해지고 있으며, 칩과 웨이퍼 표면 영역의 요철에 대한 광역 평탄화 기술의 중요성이 대두되기 시작하였다.
이러한 광역 평탄화 기술 중에 하나인 CMP 공정은 반도체 소자를 제조할 때 사용하는 리소그래피 (lithography)공정 및 후속 공정을 원활하게 하기 위해 도입된 것으로서, 반도체 소자가 점차 미세화, 고밀도화 및 다층 구조를 갖게 됨에 따라 웨이퍼의 연마 속도와 슬러리에 포함되는 화학물질을 조절하여, 초미립 연마제가 웨이퍼 표면의 특정 부위만을 기계적으로 가공하여 제거함으로써, 기존의 전면 식각 공정으로는 이룰 수 없었던 평탄화를 가져오는 기술이다.
종래의 반도체 소자의 소자 분리막은 실리콘 질화막 (Si3N4)을 이용하여 선택적으로 기판을 열 산화 시켜 소자 분리막을 형성하는 로코스 (Local Oxidation of Silicon) 공정을 이용하여 형성하였으며, 이 공정은 간단하고 재현성이 우수하여 많은 반도체 소자 제조에 사용되었다.
그러나, 반도체 소자가 점차로 고집적화 되면서 로코스 공정으로 소자분리 영역을 형성할 경우, 활성 영역의 면적이 축소되는 버드 비크 (bird beak)와 같은 현상이 발생되어 64MB 급 이상의 DRAM 소자에서 사용하기에는 적합하지 않게 되었다.
상기 버드 비크를 해결하기 위한 방법으로 제시된 것이 STI 공정으로, 반도체 기판 (10)상에 패드 산화막 (12)과 질화막 (14)을 차례로 형성한 후, 소자분리 마스크와 에칭 단계로 반도체 기판의 소자분리 영역을 노출시키고, 트랜치 (16)를 형성한 다음, 기판 전면에 고밀도 플라즈마 방식 (High Density Plasma: 이하 "HDP"라 칭함)의 화학 기상 증착법(Chemical Vapor Deposition; 이하 "CVD"라 칭함)으로 매립 산화막 (18)을 형성하는 단계를 거친다(도 1참조). 그 후 질화막을 연마 방지막으로 일반적인 슬러리를 사용하여 매립 산화막 (18)을 CMP 공정으로 연마하면, 상기 매립 산화막 (18)은 트랜치 (16)에만 남아 소자 분리막을 형성한다.
그러나, 상기와 같은 CMP 공정의 일반적인 CMP용 슬러리는 질화막에 비하여 산화막이 2배 이상 빠르게 연마되므로, 질화막의 연마율보다 매립 산화막의 연마 속도가 빨라, 트랜치 내에 존재하는 매립 산화막 (18)의 중앙부분이 들어가는 디싱 (dishing)현상 (20)이 심하게 발생되는 단점이 있다(도 2참조).
이런, 디싱 현상의 발생은 후속 포토리소그래피 또는 식각 공정에 좋지 않은 영향을 주며, 평탄화 특성 및 소자 분리막으로서의 신뢰성이 저하되고, 중합 잔여물로 인하여 후속 게이트 형성 공정에서 전기적 특성을 악화시킨다.
이에 본 발명자들은 상기와 같은 소자 분리막의 CMP 공정 시 발생하는 소자 분리막의 디싱 문제를 극복하기 위한 연구를 하던 중 종래의 단점들을 극복하는 새로운 개념의 반도체 소자의 소자 분리 방법을 알아내어 본 발명을 완성하였다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결한 반도체 소자의 소자분리 방법에 관한 것으로, 보다 상세하게는 역 선택비 슬러리를 이용한 STI CMP 공정을 연속적으로 실시하여 디싱 현상을 방지하는 소자분리 방법이다.
본 발명은 소자 분리막의 CMP 공정 시 발생하는 소자 분리막의 디싱 문제를 해결하기 위하여,
a. 반도체 기판 상에 패드 산화막과 질화막을 차례로 형성하는 단계;
b. 소자 분리 영역으로 예정된 부위에 트랜치를 형성하는 단계;
c. 상기 결과물 전면에 매립 산화막을 형성하는 단계;
d. (질화막/산화막)<1의 식각 선택비를 갖는 제 1 슬러리를 이용하여 1차 CMP 공정을 실시하는 단계; 및
e. (질화막/산화막)>1의 식각 선택비를 갖는 제 2 슬러리를 이용하여 2차 CMP 공정을 실시하는 단계를 포함한다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
우선, 본 발명에서는 도 3에 도시한 바와 같이 실리콘 기판 (10) 상에 패드 산화막 (12)을 증착 한 후, 그 상부에 500∼3000Å 두께로 질화막 (14)을 형성한다.
상기 질화막은 실리콘 질화막 (SiN), 1∼2 wt%의 실리콘 (Si)이 함유된 산화질화막 (SiON), 또는 3∼30 wt%, 더욱 바람직하게는 3∼10 wt%의 실리콘 (Si)이 함유된 과산화질화막으로 형성한다.
상기 질화막은 실리콘 질화막 (SiN), 1∼2 wt%의 실리콘 (Si)이 함유된 산화질화막 (SiON), 또는 3∼30 wt%, 더욱 바람직하게는 3∼10 wt%의 실리콘 (Si)이 함유된 과산화질화막으로 형성한다.
그 후 소자분리 마스크를 이용한 에칭 공정으로 반도체 기판의 소자 분리 영역을 노출시키고, 트랜치를 형성한 후, 기판 전면에 CVD 방법을 이용하여 매립 산화막 (미도시)을 형성한다. 상기 매립 산화막 (미도시)은 HDP 산화막, 피.이-테오스 (plazma enhanced tetraethyl-o-silicate glass; 이하 "PE-TEOS"라 칭함), 오존-테오스 (O3-tetraethyl-o-silicate glass; 이하 "(O3-TEOS"라 칭함) 및 비.피.에스.지. (borophosphosilicate glass; 이하 "BPSG"라 칭함)를 이용할 수 있으며, 약 4000∼8000Å의 두께로 증착하는 것이 바람직하다.
그 후, 질화막을 연마 방지막으로 하여 질화막보다 산화막이 더 빨리 연마되는 즉, 산화막에 대한 식각 선택비가 우수한 제 1 슬러리를 사용하여 질화막이 노출될 때까지 1차 CMP 공정을 실시한다. 이때, 상기 제1 슬러리에 의해 매립 산화막이 질화막 (14)보다 더 빨리 연마되기 때문에, 상기 트랜치에 매립된 매립 산화막(18) 상부에 디싱(미도시)이 발생한다.
상기 1차 CMP 공정에 사용한 제 1 슬러리는 통상의 산화막 식각용 슬러리로써, (질화막/산화막)<1의 식각 선택비를 가지며, 보다 바람직하게는 질화막:산화막= 1: 2∼4의 선택비를 가진다.
제 1 슬러리는 실리카 또는 알루미나 연마제가 첨가된 통상의 슬러리, 예를 들면 Cabot Microelectronics 사의 SS25 및 Rodel사의 ILD1200 등을 사용할 수 있으며, 입자 크기는 50∼300nm가 바람직하며, pH는 8∼11 이다.
이어서, 산화막에 대한 질화막의 식각 선택비가 우수한 역 선택비를 갖는 제 2 슬러리를 사용하여 2차 CMP 공정을 실시하면, 도 4에서 보여지는 것과 같이 질화막 (14)이 먼저 연마되면서 평탄화가 이루어진다.
상기에서 사용하는 제 2 슬러리는 질화막 식각용 슬러리로써, (질화막/산화막)>1의 식각 선택비를 가지며, 바람직하게는 질화막:산화막=1.5∼50 : 1, 보다 바 람직하게는 1.5∼10 : 1의 선택비를 가진다.
또한, 제 2 슬러리는 산화 세륨(CeO2) 연마제가 첨가된 것 이나 산화망간 (MnO2), 지르코니아 (ZrO2) 또는 알루미나 (Al2O3)로 이루어진 연마제를 사용할 수 있다. 상기 연마제의 입자 크기는 100nm∼300nm가 바람직하며 슬러리 총 중량에 대해 0.1∼20 wt%를 포함한다.
상기 제 2 슬러리는 5 wt%의 산화세륨 (CeO2) 연마제가 포함된 HS-8005-A9 (히타치케미컬사) CMP용 슬러리에 탈이온수를 첨가하여 슬러리 총 중량에 대하여 산화세륨이 1 wt% 가 되도록 희석시킨 다음, pH가 1-5가 되도록 인산을 첨가하여 제조한다.
또한, 역 선택비 즉, 산화막에 비해 질화막이 빠른 식각 속도를 갖도록 하기 위하여 슬러리에 인산 (H3PO4), 질산 (HNO3) 및 불산 (HF)을 첨가하여, 연마제의 pH가 1∼5, 바람직하게는 pH 1∼3 이 되도록 하는 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명은 반도체 제조 공정 중 STI CMP 공정을 실시하는 과정에서 서로 다른 선택비를 가지는 슬러리를 이용하여 연속적으로 실시하는 소자분리 방법을 추가함으로써 필드 부위에 발생하는 디싱 현상을 방지하고, 디싱으로 인한 소자의 손상을 방지하며, 미세 기술 특히, 0.18㎛ 테크놀로지 이하 디바이스에서 반도체 소자분리 방법을 제공한다.
Claims (14)
- STI 소자 분리를 위한 소자 분리막 형성방법에 있어서, (i) (질화막/산화막)<1의 식각선택비를 갖는 제 1 슬러리를 이용한 CMP 공정 및 (ii) (질화막/산화막)>1의 식각 선택비를 갖는 제 2 슬러리를 이용하는 CMP 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- a. 반도체 기판 상에 패드 산화막과 질화막을 차례로 형성하는 단계;b. 소자 분리 영역으로 예정된 부위에 트랜치를 형성하는 단계;c. 상기 트랜치가 형성된 반도체 기판 상에 매립 산화막을 형성하는 단계;d. (질화막/산화막)<1의 식각 선택비를 갖는 제 1 슬러리를 이용하여 1차 CMP 공정을 실시하는 단계; 및e. (질화막/산화막)>1의 식각 선택비를 갖는 제 2 슬러리를 이용하여 2차 CMP 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 (a) 단계의 질화막은 실리콘질화막 (SiN), 산화질화막 (SiON) 또는 과산화질화막 (SiON)인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 (a) 단계의 질화막은 500∼3000Å 두께로 증착 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 (c) 단계의 매립 산화막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 (c) 단계의 매립 산화막은 피.이-테오스 (PE-TEOS), 오존-테오스 (O3-TEOS) 또는 비.피.에스.지 (BPSG)인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 (c) 단계의 매립 산화막은 4000∼8000Å 두께로 증착 하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 제 1 슬러리는 연마제로서 50∼300nm 크기의 알루미나, 실리카 또는 이들의 혼합물을 포함하여, pH 8∼11인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 제 2 슬러리는 연마제로서 산화 세륨 (CeO2)을 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 제 2 슬러리는 인산 (H3PO4), 질산 (HNO3), 불산 (HF) 또는 이들의 혼합물이 더 첨가된 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 제 2 슬러리는 연마제로서 산화망간 (MnO2), 지르코니아 (ZrO2), 알루미나 (Al2O3) 및 이들의 혼합물로 이루어진 군으로부터 선택되어진 연마제를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 제 2 슬러리 내의 연마제의 입자 크기는 100∼300nm의 크기인 것을 특 징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 2 항에 있어서,상기 제 2 슬러리는 pH 1∼5 인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5923993A (en) * | 1997-12-17 | 1999-07-13 | Advanced Micro Devices | Method for fabricating dishing free shallow isolation trenches |
| JP2001057367A (ja) * | 1999-08-18 | 2001-02-27 | Ebara Corp | 半導体装置の表面平坦化方法 |
| US6214695B1 (en) * | 1998-11-25 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2001203264A (ja) * | 2000-01-21 | 2001-07-27 | Nec Corp | 半導体装置の製造方法 |
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2001
- 2001-09-26 KR KR1020010059504A patent/KR100802240B1/ko not_active IP Right Cessation
Patent Citations (4)
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| Publication number | Publication date |
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| KR20030026500A (ko) | 2003-04-03 |
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