KR100478266B1 - 반도체 제조 장치에서의 소자 분리 방법 - Google Patents
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Abstract
반도체 제조 장치에서의 소자 분리 방법을 개시한다.
본 발명에 따른 소자 분리 방법은, 반도체 기판상에 패드(pad) 산화막, 감광막을 순차적으로 형성한 다음 패터닝 공정을 수행하는 단계와; 패드 산화막을 식각한 후 에슁(ashing) 및 세정(cleaning) 공정을 수행하는 단계와; 패드 산화막 상에 질화막을 증착한 다음 패드 산화막이 노출된 부분보다 넓게 패터닝하는 단계와; 질화막과 기판을 식각하고 에슁 및 세정 공정을 수행하여 트렌치를 형성하는 단계와; 산화 분위기에서 어닐링(annealing) 공정을 수행하여 트렌치 내부의 활성화 영역과 소자 분리 영역의 경계면에 내부(liner) 산화막을 형성하는 단계와; 트렌치 내부를 TEOS(TetraEthylOrthoSilicate)막 또는 NSG(Nondoped Silica Glass)막으로 충진(full-fill)한 다음 질화막 표면까지 CMP하는 단계와; 인산을 이용하여 질화막을 제거하는 단계로 이루어진다.
즉, 본 발명은 트렌치 내부와 질화막 내부에 트렌치 내부 산화막을 형성함으로써, 반도체 세정 공정시 산화막의 손실을 방지하고 활성화 영역과 소자 분리 영역을 보호하여 수율을 높일 수 있다.
Description
본 발명은 반도체 소자 분리 및 소자 형성 기술에 관한 것으로, 특히, 산화막을 보호하고 활성화 영역과 소자 분리 영역을 보호하는데 적합한 반도체 제조 장치에서의 소자 분리 방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서 반도체 소자 분리 기술은 보다 복잡해지고 있는 추세이다.
도 1a 내지 도 1d는 종래의 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)을 열산화하여 패드 산화막(pad oxide)(102)을 100Å∼200Å 성장시키고, 그 위에 하드 마스크(hard mask)막으로서 질화막(104)을 1500Å∼2000Å 형성한다.
그런 다음, 이 질화막(104) 상부에 감광막(photo resist)(106)를 도포하고 반도체 소자분리용 마스크를 이용하여 감광막(106)을 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 소자분리 영역(isolation region)을 정의하는 포토레지스트 패턴을 형성한다.
그리고, 도 1b에서는, 감광막 패턴(106)을 사용한 건식 식각(dry etch) 공정으로 적층된 질화막(104)과 패드 산화막(102) 및 실리콘 기판(100)을 소정 깊이, 예컨대, 3000Å∼5000Å로 식각한 후 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI : Shallow Trench Isolation)이 형성될 부위인 트렌치를 형성하게 된다.
계속해서 도 1c에 도시된 바와 같이, 상기 결과물에 트렌치가 매립되도록 갭필 절연막으로서 실리콘 산화막(SiO2)(108) 및 APCVD로 형성된 TEOS(tetraetylorthosilicate)(110)를 증착한다.
그런 후, 도 1d에 도시한 바와 같이, 질화막(104)이 드러날 때까지 갭필 절연막(110)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)로 식각하여 그 표면을 평탄화한다. 그리고 나서, 인산 용액 등으로 질화막(104)을 제거하여 종래 기술에 의한 셸로우 트렌치 소자 분리막을 완성한다.
이때, 도 1d의 과정에서는, 도시한 바와 같이, 트렌치 상단의 양 부분이 평탄화의 영향으로 인해 리키지(leakage)(112)가 발생될 수 있다.
즉, 종래의 STI 공정은 도 1d에 나타난 바와 같이, 산화막(110)과 질화막(104)을 세정하면서 활성화 영역과 소자 분리 영역의 경계면이 취약해져 게이트 산화막에 영향을 주어 다이오드 리키지에 영향을 줄 수 있다는 문제가 제기되었다.
특히, 최근에 이용되는 셸로우 트렌치 분리 공정에서도 소자 분리시 리키지 문제가 매우 심각하게 대두되고 있는 실정이다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 트렌치 내부와 질화막 내부에 트렌치 내부 산화막을 형성함으로써, 반도체 세정 공정시 산화막의 손실을 방지하고 활성화 영역과 소자 분리 영역을 보호하여 수율을 높이도록 한 반도체 제조 장치에서의 소자 분리 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 소자 분리 형성 방법에 있어서, 반도체 기판상에 패드(pad) 산화막, 감광막을 순차적으로 형성한 다음 패터닝 공정을 수행하는 단계와; 패드 산화막을 식각한 후 에슁(ashing) 및 세정(cleaning) 공정을 수행하는 단계와; 패드 산화막 상에 질화막을 증착한 다음 패드 산화막이 노출된 부분보다 넓게 패터닝하는 단계와; 질화막과 기판을 식각하고 에슁 및 세정 공정을 수행하여 트렌치를 형성하는 단계와; 산화 분위기에서 어닐링(annealing) 공정을 수행하여 트렌치 내부의 활성화 영역과 소자 분리 영역의 경계면에 내부(liner) 산화막을 형성하는 단계와; 트렌치 내부를 TEOS막 또는 NSG막으로 충진(full-fill)한 다음 질화막 표면까지 CMP하는 단계와; 인산을 이용하여 질화막을 제거하는 단계를 포함하는 반도체 제조 장치에서의 소자 분리 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판으로서 실리콘 기판(200)을 열산화하여 제 1 산화막, 예컨대, 패드 산화막(202)을 50 내지 300Å 두께로 성장시킨다.
그런 다음, 도 2b에서는 이 패드 산화막(202) 상부에 감광막(204)을 도포하고, 후속되는 트렌치 형성 크기 만큼 감광막(204)이 노출되도록 패터닝한다.
도 2b의 공정 진행 후, 도 2c에서는 이러한 감광막(204)을 패턴으로 하여 패드 산화막(202)을 식각한 다음, 에슁 및 세정 공정을 수행하여 감광막(204)을 제거한다.
그런 후, 도 2d에서는 패드 산화막(202)과 실리콘 계면이 드러난 부분위에 질화막(206)을 500 내지 3000Å 두께로 증착한 다음, 감광막(208)을 도포하여 패드 산화막(202)이 드러난 부분보다 넓게 패터닝한다. 이때, 감광막(208)의 패터닝 폭은 후속되는 소자 분리 영역 폭의 101 내지 250%로 설정되는 것이 바람직하다.
도 2e에서는 도 2d에서 증착된 질화막(206)을 식각한다. 이때, 도 2e의 공정에서는, 산화막(202)과 질화막(206)간의 선택비를, 예컨대, 5:1 이상으로 설정하는 것이 바람직한데, 도시한 바와 같이, 산화막(202)의 식각을 방지하고 질화막(206)만을 식각하기 위해서 불소(F)기가 포함된 식각가스를 사용하지 않는 것을 특징으로 한다.
한편, 도 2f에서는, 실리콘 기판(200)을 식각하고 에슁 및 세정 공정을 수행하여 감광막(208)을 제거함으로써 소자 분리 영역(트렌치)을 형성한다. 이때, 트렌치의 깊이는 1500 내지 5500Å이 바람직하며, 실리콘 기판(200)을 식각시 패드 산화막(202)이 식각되지 않도록 실리콘 기판(200)과 패드 산화막(202)의 선택비를 10:1 이상으로 설정한다.
이후, 도 2g에서는 트렌치 하부의 코너 부분의 리키지 감소를 위하여 트렌지 내부와 질화막(206) 외부에 제 2 산화막, 즉, 트렌치 내부 산화막(Liner 산화막)(210)을 형성하고, 이러한 내부 산화막(210)이 형성된 트렌치 내부를 제 3 산화막, 예컨대, TEOS막 또는 NSG막(212)으로 충진한다.
이때, 제 2 산화막(210)은 산화 분위기에서 노(furnace)로 어닐링을 하되, 그 두께는 100 내지 500Å 정도가 바람직하다. 또한, 제 3 산화막(212)은 APCVD 또는 PECVD 기법을 이용하여 TEOS 또는 NSG막을 형성하는데, 그 두께는 5000 내지 10000Å이고 노를 이용하여 치밀하게 충진한다.
이러한 공정 과정이 진행되고 난 다음, 도 2h에 도시한 바와 같이, CMP 기법을 이용하여 질화막(206) 표면까지, 바람직하게는 질화막(206) 전체 두께의 10 내지 90%가 남을 때 까지 제 3 산화막(212)을 평탄화한다. 이러한 제 3 산화막(212)은, 보다 바람직하게는, 1500 내지 6000Å의 두께를 지니도록 평탄화할 수 있다.
이때, 이러한 평탄화 과정은, 예컨대, 엔드 포인트 장비(EPD : End Point Detector)를 이용하여 산화막(TEOS, NSG)에서 질화막이 나타나는 시점(EOP : End of Point)을 기준으로 EOP±20% 이내에서 조절함으로써 구현될 수 있다.
끝으로, 도 2i에서는 인산을 이용하여 질화막(206)을 제거함으로써, 소자 분리 영역과 활성화 영역을 형성한다. 이때, 소자 분리 영역의 잔여 두께는 1550 내지 6500Å이 바람직하며, 질화막(206)을 제거한 후에도 제 1 산화막이 50 내지 300Å 잔존하도록 구현하는 것이 바람직할 것이다.
결론적으로, 도 2i에 나타난 바와 같이, 게이트 산화막 형성 후 트렌치 상단 양쪽 끝부분의 모양이 종래와 같은 버드 비이크(Bird's beak) 형상이 아니기 때문에, 리키지가 발생되지 않음을 알 수 있을 것이다.
따라서, 본 발명은 활성화 영역과 소자 분리 영역의 산화막을 보호함으로써, 게이트 산화막이 형성되었을 때 소자의 신뢰성과 수율 향상을 기대할 수 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.
도 1a 내지 도 1d는 종래의 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도,
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 기판 202 : 제 1 산화막
204, 208 : 감광막 206 : 질화막
210 : 제 2 산화막 212 : 제 3 산화막
Claims (11)
- 반도체 소자 분리 형성 방법에 있어서,반도체 기판상에 제 1 산화막, 제 1 감광막을 순차적으로 형성한 다음, 소자 분리 영역(STI : Shallow Trench Isolation)의 형성 크기 만큼 상기 제 1 감광막이 노출되도록 패터닝하는 제 1 단계와;상기 제 1 감광막을 패턴으로 상기 제 1 산화막을 식각한 후 에슁(ahsing) 및 세정(cleaning) 공정을 수행하여 상기 제 1 감광막을 제거하는 제 2 단계와;상기 제 1 산화막 상에 질화막을 증착하고, 상기 질화막 상부에 제 2 감광막을 도포하여 상기 제 1 산화막이 노출된 부분보다 기설정 폭 이상 넓게 패터닝하는 제 3 단계와;상기 제 2 감광막을 패턴으로 상기 질화막을 식각하는 제 4 단계와;상기 기판을 식각하고 에슁 및 세정 공정을 수행하여 상기 제 2 감광막을 제거함으로써 소자 분리 영역을 형성하는 제 5 단계와;산화 분위기에서 어닐링(annealing) 공정을 수행하여 상기 소자 분리 영역 내부의 활성화 영역과 상기 소자 분리 영역의 경계면에 제 2 산화막을 형성하는 제 6 단계와;상기 소자 분리 영역 내부를 제 3 산화막으로 충진(full-fill)한 다음, CMP(Chemical Mechanical Polishing) 기법을 이용하여 상기 질화막 표면까지 평탄화하는 제 7 단계와;인산을 이용하여 상기 질화막을 제거하는 제 8 단계를 포함하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 1 산화막은 패드(pad) 산화막으로서, 50 내지 300Å의 두께를 지니는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 질화막의 두께는 500 내지 3000Å이며, 상기 기설정 폭은 상기 제 1 산화막의 노출 폭의 101 내지 250%인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 4 단계는 상기 제 1 산화막이 식각되지 않도록 상기 질화막과 상기 제 1 산화막간의 선택비를 적어도 5:1 이상으로 설정하는 단계인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 5 단계는 상기 기판의 식각시 상기 제 1 산화막이 식각되지 않도록 상기 기판과 상기 제 1 산화막간의 선택비를 적어도 10:1 이상으로 설정하며, 상기 소자 분리 영역의 깊이는 1500 내지 5500Å을 유지하도록 하는 단계인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 2 산화막은 산화 분위기에서 노(furnace)로 어닐링하여 100 내지 500Å의 두께를 유지하며, 상기 제 3 산화막은 상기 노를 이용하여 상기 소자 분리 영역내에 5000 내지 10000Å의 두께로 치밀하게 충진되는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 6 항에 있어서,상기 제 2 산화막은 내부(liner) 산화막이며, 상기 제 3 산화막은 APCVD 또는 PECVD 기법을 이용한 TEOS(TetraEthylOrthoSilicate)막 또는 NSG(Nondoped Silica Glass)막인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 7 단계는 상기 질화막 전체 두께의 10 내지 90%가 남을 때 까지 상기 제 3 산화막을 평탄화하는 과정인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 8 항에 있어서,상기 제 3 산화막의 두께는 1500 내지 6000Å인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 8 항에 있어서,상기 평탄화 과정은 엔드 포인트 장비(EPD : End Point Detector)를 이용하여 상기 제 3 산화막에서 상기 질화막이 나타나는 시점(EOP : End of Point)을 기준으로 EOP±20% 이내에서 조절함으로써 구현되는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 8 단계 수행 후, 상기 소자 분리 영역의 잔여 두께는 1550 내지 6500Å이며, 상기 제 1 산화막의 잔여 두께는 50 내지 300Å인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
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| KR100644057B1 (ko) * | 2005-10-21 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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2003
- 2003-02-04 KR KR10-2003-0006883A patent/KR100478266B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20040070703A (ko) | 2004-08-11 |
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