KR100478263B1 - 반도체 제조 장치에서의 소자 분리 방법 - Google Patents
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Abstract
반도체 제조 장치에서의 소자 분리 방법을 개시한다.
본 발명에 따른 소자 분리 방법은, 반도체 소자 분리 형성 방법으로서, 반도체 기판에 패드 산화막과 폴리 실리콘, 감광막 패터닝을 순차적으로 형성한 후 소자 분리 영역만 남기고 폴리 실리콘을 식각하여 에슁 및 세정 공정을 수행하는 단계와; APCVD로 산화막을 증착시켜 산화막 에치백을 수행하는 단계와; 웰 형성을 위한 패터닝 공정을 수행하여 이온 주입 공정을 수행하는 단계와; NP 웰을 형성시키고 도펀트를 확산시키기 위한 RTA(Rapid Thermal Annealing) 공정을 수행하는 단계와; 질화막을 증착한 후 CMP 기법을 사용하여 평탄화하는 단계와; 질화막을 마스크로 하여 폴리 실리콘과 패드 산화막, 실리콘 기판을 순차적으로 식각하는 단계와; 내부 산화막(라이너 산화막)을 증착시키고 트렌치 내부를 TEOS(TetraEthylOrthoSilicate) 산화막으로 채운 후, 질화막이 일정 두께 남도록 CMP 기법을 사용하여 평탄화하는 단계와; 인산을 이용하여 질화막을 제거하는 단계를 포함한다.
따라서, 본 발명은 트렌치를 형성하기 전에 스페이스를 형성하여 활성화 영역과 소자 분리 영역의 산화막을 보호함으로써 게이트 산화막이 형성되었을 때 소자의 신뢰성과 수율 향상을 기대할 수 있으며, 트렌치 후에 진행하는 이온 주입 공정에 의한 결함 발생을 줄일 수 있다.
Description
본 발명은 반도체 소자 분리 및 소자 형성 기술에 관한 것으로, 특히, 웰(well) 부분을 증가시키고 트렌치를 형성하는데 적합한 반도체 제조 장치에서의 소자 분리 방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서 반도체 소자 분리 기술은 보다 복잡해지고 있는 추세이다.
도 1a 내지 도 1g는 종래의 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)을 열산화하여 패드 산화막(pad oxide)(102)을 100Å∼200Å 성장시키고, 그 위에 하드 마스크(hard mask)막으로서 질화막(104)을 1500Å∼2000Å 형성한다.
그런 다음, 이 질화막(104) 상부에 감광막(photo resist)(106)를 도포하고 반도체 소자분리용 마스크를 이용하여 감광막(106)을 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 소자분리 영역(isolation region)을 정의하는 포토레지스트 패턴을 형성한다.
그리고, 도 1b에서는, 감광막 패턴(106)을 사용한 건식 식각(dry etch) 공정으로 적층된 질화막(104)과 패드 산화막(102) 및 실리콘 기판(100)을 소정 깊이, 예컨대, 3000Å∼5000Å로 식각한 후 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI : Shallow Trench Isolation)이 형성될 부위인 트렌치를 형성하게 된다.
계속해서 도 1c에 도시된 바와 같이, 상기 결과물에 트렌치가 매립되도록 갭필 절연막으로서 실리콘 산화막(SiO2)(108) 및 APCVD로 형성된 TEOS(TetraEthylOrthoSilicate)(110)를 증착한다.
그런 후, 도 1d에 도시한 바와 같이, 질화막(104)이 드러날 때까지 갭필 절연막(110)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)로 식각하여 그 표면을 평탄화한다. 그리고 나서, 인산 용액 등으로 질화막(104)을 제거하여 종래 기술에 의한 셸로우 트렌치 소자 분리막을 완성한다.
이때, 도 1d의 과정에서는, 도시한 바와 같이, 트렌치 상단의 양 부분이 평탄화의 영향으로 인해 리키지(leakage)(112)가 발생될 수 있다.
한편, 비활성 영역에 STI 패턴이 형성되면, 도 1e에서와 같이, 활성 영역에 보론(Boron) 이온 주입 공정을 이용하여 반도체 소자의 문턱 전압을 조절하기 위한 이온(VTN 이온)을 주입하여 VTN 이온 주입층을 형성한다.
그리고, 도 1f에서는 활성 영역에 포스포러스(Phosphorus) 이온 주입 공정을 이용하여 반도체 소자의 문턱 전압을 조절하기 위한 이온(VTP 이온)을 주입하여 VTP 이온 주입층을 형성한다.
끝으로, 도 1g에서는 포스트 임플란트(Post Implant) 세정 후 RTA(Rapid Thermal Annealing) 공정을 수행하여 이온 주입에 의한 데미지를 완화시킨다.
그런데, 상기와 같은 종래의 STI 공정은 도 1d에 나타난 바와 같이, 산화막(110)과 질화막(104)을 세정하면서 활성화 영역과 소자 분리 영역의 경계면이 취약해져 게이트 산화막에 영향을 주어 다이오드 리키지에 영향을 줄 수 있다는 문제가 제기되었다.
특히, 최근에 이용되는 셸로우 트렌치 분리 공정에서도 소자 분리시 리키지 문제가 매우 심각하게 대두되고 있는 실정이다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 세정시 손실되는 산화막을 보호하여 활성화 영역과 소자 분리 영역을 보호하고 이온 주입 공정을 STI 공정 이전에 함으로써, 기존의 공정에서 발생할 수 있는 이온 주입에 의한 결함을 줄일 수 있고 어닐링 공정을 생략할 수 있어 원가 절감과 소자를 보호하고 수율을 높이도록 한 반도체 제조 장치에서의 소자 분리 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 반도체 소자 분리 형성 방법에 있어서, 반도체 기판에 패드 산화막과 폴리 실리콘, 감광막 패터닝을 순차적으로 형성한 후 소자 분리 영역만 남기고 폴리 실리콘을 식각하여 에슁 및 세정 공정을 수행하는 단계와; APCVD로 산화막을 증착시켜 산화막 에치백을 수행하는 단계와; 웰 형성을 위한 패터닝 공정을 수행하여 이온 주입 공정을 수행하는 단계와; NP 웰을 형성시키고 도펀트를 확산시키기 위한 RTA(Rapid Thermal Annealing) 공정을 수행하는 단계와; 질화막을 증착한 후 CMP 기법을 사용하여 평탄화하는 단계와; 질화막을 마스크로 하여 폴리 실리콘과 패드 산화막, 실리콘 기판을 순차적으로 식각하는 단계와; 내부 산화막(라이너 산화막)을 증착시키고 트렌치 내부를 TEOS 산화막으로 채운 후, 질화막이 일정 두께 남도록 CMP 기법을 사용하여 평탄화하는 단계와; 인산을 이용하여 질화막을 제거하는 단계를 포함하는 반도체 제조 장치에서의 소자 분리 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2n은 본 발명의 바람직한 실시예에 따른 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판으로서 실리콘 기판(200)을 열산화하여 제 1 산화막, 예컨대, 패드 산화막(202)을 성장시킨다.
그런 다음, 도 2b에서는 이 패드 산화막(202) 상부에 폴리 실리콘(204)을 증착하여 패터닝한 후, 소자 분리를 위한 영역만을 남긴 나머지 부분을 식각하고 에슁 및 세정 공정을 진행한다. 이때, 이러한 폴리 실리콘(204)의 두께는, 바람직하게는 500 내지 3500Å으로 설정될 수 있다.
도 2b의 공정 진행 후, 도 2c에서는 PECVD 또는 APCVD 기법을 이용하여 200 내지 3000Å 두께의 제 2 산화막(206)을 증착한다.
그런 후, 도 2d에서는 이 PECVD 또는 APCVD로 증착된 산화막(206)을 에치백하여 폴리 실리콘(204) 측면에 스페이스가 형성되도록 한다. 이때, 이러한 스페이스는 폴리 실리콘(204) 높이의 20 내지 100%가 되도록 형성됨을 특징으로 한다.
도 2e에서는 VTN 패터닝을 수행하여 N 채널에 보론 펀치 쓰루(Boron punch through) 이온 주입과 채널 스톱 이온 주입, P 웰 이온 주입 공정을 수행함으로써 P 웰을 형성한다.
또한, 도 2f에서는 VTP 패터닝을 수행하여 P 채널에 포스포러스 펀치 쓰루(Phosphrous punch through) 이온 주입과 채널 스톱 이온 주입, N 웰 이온 주입 공정을 수행함으로써 N 웰을 형성한다.
이러한 N/P 웰을 형성한 후, 도 2g에 도시한 바와 같이 하부 결함을 줄이기 위한 RTA(Rapid Thermal Annealing) 공정을 수행한다.
즉, 본 발명은 후속되는 STI 공정 이전에 이온 주입 공정이 선행되는 것을 주요 특징으로 한다.
한편, 도 2h 및 도 2i에서는 이러한 RTA 공정 수행 후 그 상부에 질화막(208)을, 예컨대, 500 내지 3000Å 두께로 증착하고, CMP 기법을 이용하여 상부층을 평탄화함으로써, 질화막(208)의 두께가 200Å을 유지하도록 한다.
도 2j에서는 이러한 잔여 질화막(208)을 마스크로 하여 폴리 실리콘(204)과 그 하부의 산화막(202), 그리고 실리콘 기판(200)을 소정 깊이, 예컨대, 1000Å∼5000Å로 순차적으로 식각한 후 포토레지스트 패턴을 제거함으로써 셸로우 트렌치 소자 분리막(STI 막)이 형성될 부위인 트렌치를 형성하게 된다.
그리고, 도 2k에서는 도 2j 공정 수행 후, 트렌치 하부의 코너 부분의 리키지 감소를 위하여 트렌치 내부와 질화막 외부에 노(furnace)를 이용하여 50 내지 500Å 두께의 제 3 산화막(210)을 형성한다.
그런 다음, 도 2l 및 도 2m에서는 APCVD 기법을 이용하여 5500 내지 10000Å 깊이의 제 4 산화막, 예컨대, TEOS(TetraEthylOrthoSilicate) 산화막 또는 NSG(Nondoped Silica Glass) 산화막(212)으로 트렌치 내부를 충진시키고, CMP 기법을 이용하여 질화막(208)을 노출시킨다.
끝으로, 도 2n에서는, 인산을 이용하여 질화막(208)을 제거함으로써, 소자 분리 영역과 활성화 영역을 형성한다.
도 2n에 나타난 바와 같이, 게이트 산화막 형성 후 트렌치 상단 양쪽 끝부분의 모양이 종래와 같은 버드 비이크(Bird's beak) 형상이 아니기 때문에, 리키지가 발생되지 않음을 알 수 있을 것이다.
본 발명은 트렌치를 형성하기 전에 스페이스를 형성하여 활성화 영역과 소자 분리 영역의 산화막을 보호함으로써 게이트 산화막이 형성되었을 때 소자의 신뢰성과 수율 향상을 기대할 수 있으며, 트렌치 후에 진행하는 이온 주입 공정에 의한 결함 발생을 줄일 수 있다.
또한, STI 내에 하이 도펀트(high dopant)를 웰에 유지시킬 수 있어, N/P 분리 내압을 유지시킬 수 있으며, STI 형성 후에 웰 이온 주입에 의한 결함을 없애기 위한 열처리 공정이 필요없기 때문에 실리콘 기판의 결함이 발생하지 않는 장점이 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.
도 1a 내지 도 1g는 종래의 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도,
도 2a 내지 도 2n은 본 발명의 바람직한 실시예에 따른 반도체 제조 장치에서의 소자 분리 과정을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 기판 202, 206, 210, 212 : 산화막
204 : 폴리실리콘 208 : 질화막
Claims (8)
- 반도체 소자 분리 형성 방법에 있어서,실리콘 기판 상부에 제 1 산화막을 형성한 후 폴리 실리콘을 증착하는 제 1 단계와;감광막으로 패터닝하여 상기 폴리 실리콘을 소자 분리 영역만 남도록 식각한 다음, 상기 감광막을 에슁하고 세정하는 제 2 단계와;상기 제 2 단계 수행 후, 제 2 산화막을 증착시킨 다음 에치백을 이용하여 상기 제 2 산화막을 식각함으로써, 상기 폴리 실리콘 양측면에 스페이스를 형성하는 제 3 단계와;N/P 웰을 형성하기 위한 감광막으로 패터닝하고, 각 채널을 이온 주입하고 어닐링하는 제 4 단계와;상기 제 4 단계 수행 후, 질화막을 증착하여 소자 분리 영역을 형성하고, 1차 CMP 평탄화 공정을 수행하는 제 5 단계와;상기 질화막을 마스크로 하여 상기 폴리 실리콘과 상기 제 1 산화막, 상기 실리콘 기판을 순차 식각한 후 트랜치 내부의 제 3 산화막을 형성하고, 상기 트렌치 내부를 제 4 산화막으로 충진하는 제 6 단계와;상기 제 4 산화막과 상기 질화막의 일부를 2차 CMP하여 평탄화한 후 인산을 이용하여 상기 질화막을 제거하는 제 7 단계를 포함하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 폴리 실리콘의 두께는 500 내지 3500Å인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 2 산화막은 PECVD 또는 APCVD 기법에 의해 200 내지 3000Å 두께로 형성되는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 스페이스는 상기 폴리 실리콘 높이의 20 내지 100% 까지 형성되는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 방법은,상기 웰 형성을 위해 상기 이온 주입과 어닐링을 STI(Shallow Trench Isolation)전에 수행하는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 질화막을 500 내지 3000Å 두께로 증착하되, 상기 1차 CMP 후 상기 질화막의 두께가 200Å이 유지되도록 하는 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 6 단계에서의 식각 깊이는 1000 내지 5000Å인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
- 제 1 항에 있어서,상기 제 3 산화막의 두께는 50 내지 500Å이며, 상기 제 4 산화막의 충진 깊이는 5500 내지 10000Å이되, 상기 제 4 산화막은 APCVD 기법에 의한 NSG(Nondoped Silica Glass) 또는 TEOS(TetraEthylOrthoSlicate) 막인 것을 특징으로 하는 반도체 제조 장치에서의 소자 분리 방법.
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