KR100664794B1 - Ｓｔｉ 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자(semiconductor device)간을 절연시키는 STI(Shallow Trench Isolation)를 제조하는 방법에 관한 것이다. 종래에는 STI를 형성하기 위해 RIE(Reactive Ion Etching) 공정을 수행할 때 패드 절연체(pad dielectric)의 일부가 손상되어 결국, STI에 리키지가 발생한다. 본 발명은 STI 내에 전하를 축적할 수 있는 금속(20)을 삽입함으로써 STI를 통과하려던 전하는 금속(20) 내에 일단 흡수되어 반대쪽 금속(20)으로 건너가기 위한 에너지를 얻기까지 상당기간 머물도록 한다. 따라서, STI의 리키지가 줄어드는 효과가 있다.

Description

ＳＴＩ 제조 방법{METHOD FOR MANUFACTURING SHALLOW TRENCH ISOLATION}
도 1a 내지 도 1g는 본 발명에 따른 STI 제조 방법의 일 실시예를 공정별로 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : TEOS
14 : 나이트라이드 16 : 포토 레지스트
18 : 라이너 20 : 금속
22 : 절연체
본 발명은 STI(Shallow Trench Isolation) 제조 방법에 관한 것으로, 특히, 반도체 소자(semiconductor device)간을 절연시키는 STI를 제조하는 방법에 관한 것이다.
반도체 소자에서 STI는 특정 트랜지스터(transistor)와 다른 트랜지스터 사이를 절연시키는데 널리 이용되고 있다. 그러나 디자인 룰(design rule)이 줄어듬에 따라 STI의 리키지(leakage) 문제가 대두되었고 이로 인해 발생되는 문제를 제 거하기 위해 곧 DTI(Deep Trench Isolation)의 도입이 필요하게 될 것이라는 전망이 나오고 있다.
종래의 STI를 제조하는 방법에 있어서, 먼저, 실리콘 기판(silicon substrate) 위의 STI 영역을 제외한 표면에 패드 절연체(pad dielectric)를 선택적으로 형성한다. 다음, RIE(Reactive Ion Etching) 공정을 수행하여 패드 절연체 영역을 제외한 실리콘 기판을 일정 깊이 제거하여 STI를 형성한다. 이어, 열화시키고 절연체를 전표면에 덮은 후 평탄화한다.
그러나, 이와 같은 종래의 기술에 있어서는 STI를 형성하기 위해 RIE 공정을 수행할 때 패드 절연체의 일부가 손상되어 결국, STI에 리키지가 발생한다.
본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, STI 내에 전하를 축적할 수 있는 금속을 삽입하여 STI의 리키지를 줄이는 STI 제조 방법을 제공하는 데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 STI 제조 방법의 일 실시예를 공정별로 나타낸 단면도이다.
먼저, 도 1a와 같이 실리콘 기판(10) 위에 패드 절연체인 TEOS(Tetra Ethyl Ortho Silicate)(12) 및 나이트라이드(nitride)(14)를 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 사용하여 차례로 적층한다. 나이트라이드(14) 위 STI 영역을 제외한 표면에 포토 레지스트(Photo Resist : PR)(16)를 선택적으로 형성한다.
도 1b와 같이 RIE 공정을 수행하여 포토 레지스트(16) 영역 이외의 TEOS(12) 및 나이트라이드(14)를 제거한다. 포토 레지스트(16)를 제거한다.
도 1c와 같이 RIE 공정을 수행하여 나이트라이드(14) 영역 이외의 실리콘 기판(10)을 일정 깊이 제거하여 STI를 형성한다.
도 1d와 같이 전표면에 라이너(liner)(18)를 형성한다. 상기 라이너(18)는 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate) 또는 열 산화막(thermal oxidation)으로 이루어진다.
도 1e와 같이 전표면에 금속(20)을 100Å 내지 1000Å의 두께만큼 형성한다. 상기 금속(20)은 Ti/TiN/W의 적층, 및 Ta/TaN/W의 적층 중에 어느 하나로 이루어진다.
도 1f와 같이 식각(etch) 공정을 수행하여 STI의 측벽에 형성된 금속(20)을 제외한 나머지 금속(20)을 모두 제거한다.
도 1g와 같이 STI 내부에 산화막 등의 절연체(22)를 HDP CVD 또는 O3-TEOS 방법으로 채운후 화학적 기계적 연마 공정 등의 평탄화 공정을 수행한다.
이상에서 설명한 바와 같이, 본 발명은 STI 내에 전하를 축적할 수 있는 금속(20)을 삽입함으로써 STI를 통과하려던 전하는 금속(20) 내에 일단 흡수되어 반 대쪽 금속(20)으로 건너가기 위한 에너지를 얻기까지 상당기간 머물도록 한다. 따라서, STI의 리키지가 줄어드는 효과가 있다.

Claims (11)

  1. 트랜지스터간의 절연을 위한 STI를 제조하는 방법으로서,
    반도체 기판 상에 TEOS 및 나이트라이드를 순차 적층하는 제 1 단계와,
    상기 반도체 기판 상부면에 상기 STI 영역을 정의하는 포토 레지스트 패턴에 따라 상기 TEOS 및나이트라이드를 제거한 후 상기 포토 레지스트 패턴을 제거하는 제 2 단계와,
    상기 TEOS 및나이트라이드에 따라 상기 STI 영역의 반도체 기판을 일정 깊이 제거하여 상기 STI를 형성하는 제 3 단계와,
    상기 STI가 형성된 반도체 기판 상부 전표면에 라이너 및 금속을 형성하는 제 4 단계와,
    상기 STI의 측벽을 제외한 영역에 형성된 상기 금속을 제거하는 제 5 단계와,
    상기 STI 내부에 절연체를 채운 후 평탄화하는 제 6 단계
    를 포함하는 STI 제조 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 STI 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 단계는 LPCVD 방법을 사용하여 상기 반도체 기판 위에 상기 TEOS 및 상기 나이트라이드를 차례로 적층하는 것을 특징으로 하는 STI 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 단계는 RIE 공정을 수행하여 상기 포토 레지스트 영역 이외의 상기 TEOS 및 상기 나이트라이드를 제거하는 것을 특징으로 하는 STI 제조 방법.
  5. 제 1 항에 있어서, 상기 제 3 단계는 RIE 공정을 수행하여 상기 나이트라이드 영역 이외의 상기 기판을 일정 깊이 제거하여 STI를 형성하는 것을 특징으로 하는 STI 제조 방법.
  6. 제 1 항에 있어서, 상기 라이너는 LP-TEOS 또는 열 산화막으로 이루어지는 것을 특징으로 하는 STI 제조 방법.
  7. 제 1 항에 있어서, 상기 금속은 100Å 내지 1000Å의 두께만큼 형성되는 것을 특징으로 하는 STI 제조 방법.
  8. 제 1 항에 있어서, 상기 금속은 Ti/TiN/W의 적층, 및 Ta/TaN/W의 적층 중에 어느 하나로 이루어지는 것을 특징으로 하는 STI 제조 방법.
  9. 제 1 항에 있어서, 상기 절연체는 산화막인 것을 특징으로 하는 STI 제조 방법.
  10. 제 1 항에 있어서, 상기 절연체는 HDP CVD 또는 O3-TEOS 방법으로 채우는 것을 특징으로 하는 STI 제조 방법.
  11. 제 1 항에 있어서, 상기 평탄화는 화학적 기계적 연마 공정인 것을 특징으로 하는 STI 제조 방법.
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