KR20070049346A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 셀지역 및 주변지역으로 구획되고, 상기 각 지역에 패드산화막과 패드질화막이 차례로 형성된 반도체 기판을 마련하는 단계와, 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 각 지역에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 기판 결과물 상에 HARP 절연막과 HDP 절연막을 차례로 형성하는 단계와, 상기 HARP 절연막과 HDP 절연막의 치밀화를 위해 상기 기판 결과물을 어닐링하는 단계와, 상기 HDP 절연막과 HARP 절연막의 형성시 셀지역과 주변지역 간에 발생된 단차가 제거되도록 HDP 절연막 상에 SOG 절연막을 형성하는 단계 및 상기 패드질화막이 노출될 때까지 SOG 절연막과 HDP 절연막 및 HARP 절연막을 CMP하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
도 1a 내지 1c는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 110: 패드산화막
120: 패드질화막 130: 트렌치
140: HARP 절연막 150: HDP 절연막
160: SOG 절연막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 소자분리 영역의 폭 역시 함께 감소시켜야만 하기 때문이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었고, 이에 따라, 현재 대부분의 반도체 소자는 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
여기서, 현재 수행하고 있는 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 셀지역 및 주변지역이 구비된 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 이들을 식각함과 아울러 기판(1) 부분을 식각하여 각 지역에 트렌치(4)를 형성한다.
도 1b를 참조하면, 상기 기판 결과물에 대해 희생산화(sacrificial oxidation) 공정, 세정(cleaning) 공정 및 측벽산화(wall oxidation) 공정을 차례로 진행하고, 이를 통해, 트렌치 표면에 박막의 측벽 산화막(미도시)을 형성한다. 그런다음, 상기 기판 결과물 상에 라이너 질화막(미도시)과 라이너 산화막(미도시)을 차례로 형성한다.
다음으로, 상기 트렌치(4)가 매립되도록 기판 결과물 상에 소자분리용 절연 물질(5)을 증착한다. 여기서, 상기 소자분리용 절연 물질은 HARP(High Aspect Ratio Process) 절연막과 HDP(High Density Plasma) 절연막을 차례로 증착한다.
도 1c를 참조하면, 막의 치밀화를 위해 상기 기판 결과물을 어닐링(annealing)한다. 다음으로, 상기 패드질화막(3)이 노출될 때까지 상기 소자분리용 절연 물질(5)을 CMP(Chemical Mechanical Polishing)한다.
이후, 도시하지는 않았으나, 상기 패드질화막과 패드산화막을 제거하여 소자분리막을 형성한다.
전술한 바와 같이, 종래의 STI 공정에 따른 소자분리막 형성방법은, 트렌치의 폭이 좁아짐에 따라 트렌치 내에 매립하는 절연막에 발생하는 보이드를 방지하기 위한 대안으로 소자분리용 절연 물질을 매립 특성이 우수한 HARP 절연막과 HDP 절연막을 사용하고 있다. 여기서, 상기 HARP 절연막은 STI 공정을 이용한 소자분리막 형성시 트렌치 내에 매립하는 절연막의 하나로써, O3 TEOS(Tetra Ethyl Orhto Silicate) Oxide를 사용하는 것이 특징이다.
그러나, 현재까지 가장 매립이 우수한 HARP 절연막을 소자분리용 절연 물질로 사용할 경우, 셀지역과 주변지역의 간에 3000Å 두께만큼의 단차가 발생하게 된 다. 이렇게 발생된 단차로 인해 후속 CMP 공정시 셀지역과 주변지역간의 경계에 있는 셀지역의 패드질화막 손실(loss)이 상대적으로 많이 발생되어 소자 특성 열화의 원인이 되기도 한다.
한편, 소자분리용 절연 물질을 HDP 절연막으로 사용할 경우, 상기와 같은 문제점은 발생하지 않으나, 트렌치의 폭이 더욱 감소되고 있고, 이에 따라, 트렌치의 종횡비(Aspect ratio)가 증가되고 있는 추세에서 상기 HDP 절연막으로는 미세 폭의 트렌치 매립에 한계가 발생되어 HDP 절연막 내에 보이드가 발생하는 문제점이 있다.
이 결과, STI 공정에 따른 소자분리막은 후속 공정에서 보이드에 의해 손실이 유발됨으로써 그 기능을 상실하고 있으며, 결과적으로, 소자 특성을 저하시키는 요인이 되고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, HARP 절연막으로 트렌치 매립시 셀지역과 주변지역간의 단차를 제거할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 절연막의 매립 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀지역 및 주변지역으로 구획되고, 상기 각 지역에 패드산화막과 패드질화막이 차례로 형성된 반도체 기판 을 마련하는 단계; 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 각 지역에 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 기판 결과물 상에 HARP 절연막과 HDP 절연막을 차례로 형성하는 단계; 상기 HARP 절연막과 HDP 절연막의 치밀화를 위해 상기 기판 결과물을 어닐링하는 단계; 상기 HDP 절연막과 HARP 절연막의 형성시 셀지역과 주변지역 간에 발생된 단차가 제거되도록 HDP 절연막 상에 SOG 절연막을 형성하는 단계; 및 상기 패드질화막이 노출될 때까지 SOG 절연막과 HDP 절연막 및 HARP 절연막을 CMP하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 HARP 절연막은 3500∼4500Å 두께로 형성하며, 상기 HDP 절연막은 1000∼2000Å 두께로 형성하는 것을 특징으로 한다.
상기 SOG 절연막은 셀지역과 주변지역 간의 단차진 부분에는 2500∼3500Å 두께가 형성되도록 하고, 상기 셀지역에는 90∼110Å 두께가 형성되도록 하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 트렌치 내에 매립하는 절연 물질을 HARP(High Aspect Ratio Process) 절연막과 HDP(High Density Plasma) 절연막으로 사용한다. 이때, 상기 트렌치 내에 HARP 절연막과 HDP 절연막 매립시 셀지역과 주변지역 간에 단차가 발생하게 된다. 그런다음, 상기 HDP 절연막 상에 SOG(Spin On Glass) 절연막을 형성한다.
이렇게 하면, 상기 트렌치 내에 절연 물질로 HARP 절연막과 HDP 절연막 매립시 상기 SOG 절연막으로 인해 셀지역과 주변지역 간에 발생된 단차가 제거된다.
즉, 상기 트렌치 내에 절연 물질로 HARP 절연막과 HDP 절연막을 매립할 경우, 셀지역과 주변지역 간에 단차가 발생하게 되는데, 이때, 상기 단차를 제거하기 위해 상기 HDP 절연막 상에 SOG 절연막을 형성하게 되면 셀지역과 주변지역 간에 발생된 단차를 제거할 수 있다.
자세하게, 도 2a 내지 도 2d를 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀지역 및 주변지역으로 구획된 반도체 기판(100)상에 패드산화막(110)과 패드질화막(120)을 차례로 증착한 후, 이들을 식각함과 아울러 기판 부분을 식각하여 각 지역에 트렌치(130)를 형성한다.
도 2b를 참조하면, 상기 트렌치(130)를 포함한 기판 전면 상에 라이너 질화막(미도시)과 라이너 산화막(미도시)을 차례로 증착한다. 그런다음, 상기 트렌치(130)가 매립하도록 기판 결과물 상에 소자분리용 절연 물질을 매립 특성이 우수한 HARP 절연막(140)과 HDP 절연막(150)을 각각 3500∼4500Å 두께와 1000∼2000Å 두께로 차례로 증착한다.
여기서, 상기 HARP 절연막(140)은 STI 공정을 이용한 소자분리막 형성시 트렌치 내에 매립하는 절연막의 하나로써, O3 TEOS(Tetra Ethyl Orhto Silicate) Oxide를 사용하는 것이 특징이다. 이때, 상기 HARP 절연막은 매립 특성 상 상기 셀 지역과 주변지역간에 단차가 발생하게 된다.
다음으로, 상기 HARP 절연막(140)과 HDP 절연막(150)의 치밀화를 위해 상기 기판 결과물을 어닐링(annealing)한다.
도 2c를 참조하면, 상기 셀지역과 주변지역간에 발생된 단차를 제거하기 위해 상기 HDP 절연막(150) 상에 SOG 절연막(160)을 증착한다. 이때, 상기 SOG 절연막(160)은 셀지역과 주변지역 간의 단차진 부분에는 2500∼3500Å 두께가 증착되도록 하고, 상기 셀지역에는 90∼110Å 두께가 증착되도록 한다.
여기서, 본 발명은 종래의 STI 공정에 따른 소자분리용 절연 물질로 HARP 절연막을 사용하여 트렌치 내를 매립하는 경우, 상기 셀지역과 주변지역 간에 단차가 발생하게 되는데, 이렇게 발생된 단차로 인해 후속 공정에서 셀지역에 형성된 패드질화막의 손실(loss)이 상대적으로 많이 발생하게 되는 것을 방지하기 위해, 소자분리용 절연 물질을 HARP 절연막과 HDP 절연막으로 트렌치 내를 매립한 후에, 상기 HDP 절연막 상에 SOG 절연막을 증착하도록 한다. 결국, 상기 SOG 절연막으로 인해 셀지역과 주변지역 간의 단차를 제거할 수 있게 된다.
도 2d를 참조하면, 상기 패드질화막이(120) 노출될 때까지 SOG 절연막(160)과 HDP 절연막(150) 및 HARP 절연막(140)을 CMP한다.
이후, 도시하지는 않았으나, 상기 패드질화막과 패드산화막을 제거하여 본 발명에 따른 소자분리막을 형성한다.
전술한 바와 같이, 본 발명은 SOG 절연막을 증착함으로써, HARP 절연막으로 트렌치 내에 매립시 발생하는 셀지역과 주변지역 간의 단차를 제거하여 준다. 따라 서, 단차가 없어짐에 따라 셀지역에 형성된 패드질화막의 손실을 방지할 수가 있다.
이상에서와 같이, 본 발명은 소자분리용 절연 물질로 HARP 절연막을 사용할 경우, 셀지역과 주변지역 간에 발생하는 단차를 제거하기 위해 SOG 절연막을 사용한다. 따라서, 상기 단차로 인해 후속 공정에서 셀지역에 형성된 패드질화막의 손실(loss)을 방지할 수 있다.
또한, 본 발명은 매립 특성이 우수한 절연 물질을 사용함으로써, 절연 물질 내에 보이드 없이 소자분리막을 형성할 수 있어, 소자의 특성을 향상 시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (3)

  1. 셀지역 및 주변지역으로 구획되고, 상기 각 지역에 패드산화막과 패드질화막이 차례로 형성된 반도체 기판을 마련하는 단계;
    상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 각 지역에 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 기판 결과물 상에 HARP 절연막과 HDP 절연막을 차례로 형성하는 단계;
    상기 HARP 절연막과 HDP 절연막의 치밀화를 위해 상기 기판 결과물을 어닐링하는 단계;
    상기 HDP 절연막과 HARP 절연막의 형성시 셀지역과 주변지역 간에 발생된 단차가 제거되도록 HDP 절연막 상에 SOG 절연막을 형성하는 단계; 및
    상기 패드질화막이 노출될 때까지 SOG 절연막과 HDP 절연막 및 HARP 절연막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 HARP 절연막은 3500∼4500Å 두께로 형성하며, 상기 HDP 절연막은 1000∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 SOG 절연막은 셀지역과 주변지역 간의 단차진 부분에는 2500∼3500Å 두께가 형성되도록 하고, 상기 셀지역에는 90∼110Å 두께가 형성되도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795331A (zh) * 2014-01-21 2015-07-22 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
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