KR100595859B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 식각 마스킹층을 증착시키고, 상기 반도체 기판의 아이솔레이션 영역을 노출시키기 위해 식각 마스킹층의 개구부를 형성시키고, 상기 식각 마스킹층의 개구부의 측벽에 사이드 월을 형성시키고, 상기 사이드 월 및 상기 식각 마스킹층에 의해 마스킹되지 않은 아이솔레이션 영역에 트렌치를 형성시킨다. 그 다음에, 갭 필링 공정과 평탄화 공정을 이용하여 상기 트렌치에 아이솔레이션층을 형성시킨다.
따라서, 본 발명은 식각 마스킹층의 측벽에 사이드 월을 형성시킴으로써 기존의 사진공정 장비를 활용하면서도 상기 사진공정 장비의 한계 사이즈보다 축소된 트렌치를 형성시킬 수가 있다.
또한, 상기 사이드 월이 라운딩 형태를 이루므로 상기 트렌치의 아이솔레이션층의 표면에 홈부가 형성되는 것을 방지할 수 있고 나아가 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시킬 수가 있다.
트렌치, 사이드 월, 식각 마스킹층, NSG막

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1a 및 도 1d는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 나타낸 단면 공정도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation)을 위한 트렌치의 사이즈를 용이하게 축소시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔 다. 이들 기술들은 공정이 복잡할 뿐만 아니라 실리콘 산화막에 의한 채널 영역의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.
최근에 들어, 이러한 점을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되었다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 실리콘 기판의 아이솔레이션 영역의 트렌치 내에만 산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.
한편, 종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 표면 상에 패드 산화막(11)을 형성시키고, 그 위에 식각 마스크층으로서의 질화막(13)을 증착시킨다. 그런 다음, 사진식각 공정을 이용하여 상기 반도체 기판(10)의 아이솔레이션 영역 상에 상기 질화막(13) 및 패드 산화막(11)의 개구부(14)를 형성시킨다. 이어서, 상기 질화막(13)을 식각 마스킹층으로 이용하여 상기 개구부(14) 내의 노출된 반도체 기판(10)을 트렌치(15)를 위한 깊이로 식각시킨다. 따라서, 상기 반도체 기판(10)의 아이솔레이션 영역에 트렌치(15)가 형성된다. 이후, 도면에 도시하지 않았지만, 열 산화 공정을 이용하여 상기 트렌치(15) 내의 노출된 반도체 기판(10)의 식각면에 열 산화막(미도시)을 예를 들어 수 백 Å의 두께로 성장시키는 것도 가능하다.
도 1b에 도시된 바와 같이, 그 다음에, 예를 들어 O3-TEOS 상압 화학 기상 증착 공정 등을 이용하여 상기 트렌치(15)의 내부와 함께 상기 질화막(13) 상에 갭 필링용 절연막, 예를 들어 산화막(17)을 상기 트렌치(15)를 채울 수 있을 정도의 두꺼운 두께로 증착시킴으로써 갭 필링시킨다.
도 1c에 도시된 바와 같이, 이어서, 도 1b의 산화막(17) 내의 불순물을 제거시키기 위해 상기 산화막(17)을 임의의 두께만큼 식각시킨 후 고온 열처리공정에 의해 상기 산화막(17)을 치밀화시킨다. 그런 다음, 화학적 기계적 연마 공정과 같은 평탄화 공정을 이용하여 상기 트렌치(15) 내의 산화막(17)을 상기 질화막(13)에 평탄화시킨다. 이때, 상기 트렌치(15) 외측의 질화막(13) 상에 상기 산화막(17)이 잔존하지 않도록 상기 평탄화 공정을 진행하는 것이 바람직하다.
따라서, 상기 트렌치(15) 내에 상기 산화막(17)의 재질로 이루어진 아이솔레이션층(19)이 형성된다.
도 1d에 도시된 바와 같이, 그 다음에, 상기 아이솔레이션층(19)의 표면을 낮추기 위해 상기 아이솔레이션층(19)을 불산 용액으로 일정 두께만큼 습식 식각시키고 상기 질화막(13)을 인산 용액으로 식각시킴으로써 상기 질화막(13) 아래의 패드 산화막(11)을 노출시킨다. 그 다음에 상기 패드 산화막(11)을 불산 용액으로 식각시킴으로써 상기 반도체 기판(10)의 액티브 영역을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래의 샐로우 트렌치 아이솔레이션 공정에서는 도 1a에 도시된 바와 같이, 상기 트렌치(15)의 상측 모서리부 상에 개구부(14)의 수직 측벽이 위치한 상태에서 갭 필링 공정을 진행하므로 상기 트렌치(15)에 상기 산화막(17)을 완전히 갭 필링시키기 어렵다. 그 결과, 도 1b에 도시된 바와 같이, 상기 트렌치(15)의 산화막(17) 내에 빈 공간, 즉 보이드(void)(18)가 생성된다. 이후, 상기 산화막(17)을 평탄화시키고 상기 질화막(13) 및 상기 패드 산화막(11)을 식각시키고 나면, 도 1d에 도시된 바와 같이, 상기 아이솔레이션층(19)의 표면에 홈부(20)가 노출된다. 더욱이, 상기 홈부(20)를 검사 단계에서 검출하기가 어렵다.
그러므로, 상기 홈부(20)가 존재하는 상태에서 게이트 전극 형성 공정을 진행하고 나면, 상기 홈부(20)에 게이트 전극을 위한 물질, 예를 들어 다결정 실리콘 물질의 잔존물(21)이 잔존하기 쉬운데, 이는 트랜지스터 게이트를 서로 전기적으로 연결시키는 게이트 브릿지(gate bridge)를 유발시킴으로써 트랜지스터의 누설 전류를 증가시킨다. 따라서, 반도체 소자의 전기적 특성이 악화되고 나아가 반도체 소자의 양품 수율이 저하된다. 또한, 샐로우 트렌치 아이솔레이션 공정의 신뢰성이 저하된다.
한편, 반도체 소자의 고집적화에 따라 샐로우 트렌치 아이솔레이션을 위한 트렌치를 비롯하여 반도체 소자의 각 요소의 패턴이 더욱 미세화된다. 하지만, 기존의 반도체 제조 장비, 특히 사진공정용 장비는 미세한 패턴 선폭이나 미세한 패턴 간격을 정확하게 형성할 수 없는 한계가 있기 때문에 고집적 반도체 소자를 용이하게 제조하기 위해 미세한 패턴이나 미세한 간격을 정확하게 형성할 수, 고가의 최신 장비의 추가 구입에 대한 요구가 급증하고 있는 실정이다.
이러한 요구를 충족시키기 위해서는 상당한 경제적 비용이 소요되는데, 이는 반도체 소자의 제품 원가를 높이고 나아가 제품의 가격 경쟁력을 약화시킨다. 그러므로, 샐로우 트렌치 아이솔레이션 공정에서도 기존의 사진공정용 장비를 이용하면서도 장비 자체의 한계를 극복할 수 있는 미세 패턴의 트렌치를 형성하는 것이 요구되고 있다.
따라서, 본 발명의 목적은 기존의 사진공정용 장비를 이용하면서도 미세 패턴의 트렌치를 용이하게 형성하는데 있다.
본 발명의 다른 목적은 트렌치 내의 아이솔레이션층 표면에 홈부가 발생하는 것을 방지함으로써 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 누설 전류를 저감시킴으로써 반도체 소자의 전기적인 특성 저하를 방지하는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판 상에 상기 반도체 기판의 아이솔레이션 영역을 노출시키는 개구부를 갖는 식각 마스킹층을 형성시키는 단계; 상기 식각 마스킹층의 측벽에 사이드 월을 형성시키는 단계; 상기 사이드 월 및 상기 식각 마스킹층에 의해 마스킹되지 않은, 상기 반도체 기판의 아이솔레이션층 영역에 트렌치를 형성시키는 단계; 상기 트렌치에 절연막을 갭 필링시키는 단계; 상기 절연막을 고온 열처리하는 단계; 및 상기 절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 아이솔레이션층을 형성시키는 단계는
상기 트렌치에 절연막을 갭 필링시키는 단계; 상기 절연막을 평탄화시키는 단계; 및 상기 사이드 월과 상기 식각 마스킹층을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계를 포함할 수 있다.
바람직하게는, 상기 아이솔레이션층을 형성시키는 단계는
상기 사이드 월을 식각시키는 단계; 상기 트렌치에 소정의 절연막을 갭 필링시키는 단계; 상기 절연막을 평탄화시킴으로써 상기 트렌치에 상기 절연막의 아이솔레이션층을 형성시키는 단계; 및 상기 식각 마스킹층을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시키는 단계를 포함할 수 있다.
바람직하게는, 상기 소정의 절연막을 NSG(nondoped silicate glass)막으로 형성시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 표면 상에 예를 들어 화학 기상 증착 공정에 의해 식각 마스크층으로서의 제 1 절연막(31)을 원하는 두께(T)로 증착시킨다.
여기서, 상기 제 1 절연막(31)은 도 2c에 도시된 트렌치(37)의 형성을 위한 식각 공정에서 식각 마스킹층으로서의 역할을 담당한다. 또한, 상기 제 1 절연막(31)은 도 2e에 도시된 바와 같은, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정이나 에치백(etch-back) 공정과 같은 평탄화 공정에서 식각 정지막으로서의 역할도 담당한다. 상기 제 1 절연막(31)의 두께(T)는 상기 트렌치(37)의 상측부 폭(W2)을 조절하기 위한 요소로서 작용한다.
한편, 상기 제 1 절연막(31)은 산화막이나 질화막으로 형성될 수 있다. 상기 제 1 절연막(31)이 질화막인 경우, 상기 질화막의 증착 전에 상기 반도체 기판(10)의 표면 상에 고온의 열 산화 공정에 의해 패드 산화막(미도시)을 40Å∼150Å의 두께로 성장시켜주는 것이 바람직하다. 이는 상기 반도체 기판(10)의 표면에서의 스트레스를 완화시켜주기 위함이다.
이어서, 사진식각 공정을 이용하여 상기 반도체 기판(30)의 아이솔레이션 영역 상의 제 1 절연막(31)을 예를 들어 반응성 이온 식각 공정에 의해 선택적으로 식각시킴으로써 상기 반도체 기판(30)의 아이솔레이션 영역을 노출시키기 위한, 제 1 절연막(31)의 개구부(32)를 형성시킨다.
여기서, 상기 노출된 아이솔레이션 영역의 사이즈는 상기 제 1 절연막(31)의 개구부(32)의 사이즈(W1)에 해당하고, 상기 개구부(32)의 사이즈(W1)는 현재의 사진공정 장비 및 식각공정 장비에 의해 구현 가능한 최소 사이즈라고 할 수 있다.
그런 다음, 상기 반도체 기판(30)의 노출된 아이솔레이션 영역을 포함하여 상기 제 1 절연막(31)의 패턴 상에 예를 들어 화학 기상 증착 공정 등에 의해 도 2b의 사이드 월(side wall)(35)을 형성하기 위한 제 2 절연막(33)을 임의의 두께로 증착시킨다. 여기서, 상기 제 2 절연막(33)은 상기 제 1 절연막(31)과 마찬가지로 상기 반도체 기판(30)과의 식각 선택비가 큰 재질로 형성하는 것이 바람직하다. 상기 제 2 절연막(33)은 상기 제 1 절연막(31)과 동질 또는 이질의 재질로 구성될 수 있다. 예를 들어, 상기 제 1 절연막(31)이 산화막으로 형성되면, 상기 제 2 절연막(33)은 질화막으로 형성될 수 있고, 이와 반대로 상기 제 1 절연막(31)이 질화막으로 형성되면, 상기 제 2 절연막(33)은 산화막으로 형성될 수 있다. 또한, 상기 제 1 절연막(31)과 상기 제 2 절연막(33)이 모두 산화막으로 형성되거나 질화막으로 형성될 수 있다.
도 2b를 참조하면, 이후, 도 2a의 제 2 절연막(33)을 이방성 식각 특성을 갖는 공정, 예를 들어 에치백(etch back) 공정에 의해 처리함으로써 상기 제 1 절연막(31)의 개구부(32)의 측면에 사이드 월(35)을 형성시킴과 아울러 상기 반도체 기판(30)의 아이솔레이션 영역을 노출시킨다.
여기서, 상기 노출된 아이솔레이션 영역의 사이즈는 상기 사이드 월(35)간의 사이즈(W2)에 해당하며, 기존의 사진공정용 장비 및 식각공정용 장비에 의한 한계 사이즈, 즉 제 1 절연막(31)의 개구부(32)의 사이즈(W1)보다 작게 축소된다.
도 2c를 참조하면, 이어서, 상기 사이드 월(35) 및 상기 제 1 절연막(31)을 식각 마스킹층으로 이용하여 상기 반도체 기판(30)의 노출된 아이솔레이션 영역을 건식 식각 공정, 예를 들어 반응성 이온 식각 공정 등에 의해 원하는 깊이로 식각시킴으로써 트렌치(37)를 형성시킨다.
여기서, 상기 트렌치(37)의 사이즈는 상기 사이드 월(35)간의 사이즈(W2)에 의해 최종적으로 결정된다. 상기 사이드 월(35)간의 사이즈(W2)는 상기 사이드 월(35)의 하측부 사이즈(D) 및 도 2a에 도시된 제 1 절연막(31)의 두께(T)에 의해 조절될 수가 있다.
따라서, 본 발명은 기존의 사진공정 장비를 그대로 사용하면서도 상기 트렌치의 사이즈를 기존의 사진공정 장비의 한계 사이즈보다 작게 축소시킬 수가 있다. 이는 고가의 최신 장비의 추가 구입에 따른 경제적 비용을 절감시킬 수가 있고 또한 반도체 소자의 제품 원가의 상승을 억제시키고 나아가 제품의 가격 경쟁력을 강화시킬 수가 있다.
도 2d를 참조하면, 그런 다음에, 예를 들어, 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 상기 트렌치(37)의 내부와 함께 상기 사이드 월(35) 및 상기 제 1 절연막(31)의 표면 상에 갭 필링용 제 3 절연막(39), 예를 들어 산화막 특히 NSG(nondoped silicate glass)막과 같은 절연막을 원하는 두께로 증착시킨다.
이때, 상기 사이드 월(35)의 표면이 라운딩 형상을 이루고, 또한 상기 갭필용 제 3 절연막(39)이 NSG(nondoped silicate glass)막으로 형성되므로 종래와 달리 상기 트렌치(37)가 상기 제 3 절연막(39)으로 완전히 갭 필링될 수 있고, 상기 트렌치(37) 내의 제 3 절연막(39)에 보이드가 생성되지 않는다.
이에 반하여, 종래에는 도 1b에 도시된 바와 같이, 질화막(13)의 개구부(14)의 측벽이 수직 형태를 이루므로 트렌치(15) 내에 갭 필링된 산화막(17)에 보이드가 발생한다.
도 2e를 참조하면, 이후, 도 2d의 제 3 절연막(39)을 고온 열처리공정에 의 해 치밀화시키고 나서 상기 제 3 절연막(39)을 임의의 두께만큼 식각시킴으로써 상기 제 3 절연막(39)의 표면에 존재하는 불순물을 제거시킨다.
그 다음에, 상기 제 3 절연막(39)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 또는 에치백 공정에 의해 평탄화시킴으로써 상기 트렌치(37) 외측의 제 1 절연막(31) 및 사이드 월(35) 상의 제 3 절연막(39)을 모두 제거시킨다. 따라서, 상기 트렌치(37)에 상기 제 3 절연막으로 구성된 아이솔레이션층(41)이 형성된다.
도 2f를 참조하면, 이어서, 상기 아이솔레이션층(41)을 예를 들어 습식 식각 공정에 의해 식각시킴으로써 상기 아이솔레이션층(41)과 상기 반도체 기판(30)의 액티브 영역 사이의 표면 단차를 줄여준다.
이때, 상기 아이솔레이션층(41)의 표면에 홈부가 형성되지 않는데, 이는 도 2d에 도시된 바와 같이, 상기 트렌치(37) 내의 제 3 절연막(39)에 보이드가 생성되지 않았기 때문이다.
그런 다음에, 예를 들어 습식 식각 공정을 이용하여 상기 제 1 절연막(31) 및 사이드 월(35)을 모두 식각시킴으로써 상기 반도체 기판(30)의 액티브 영역을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.
이때, 상기 아이솔레이션층(41)의 표면에는 종래와 달리 홈부가 형성되지 않으므로 샐로우 트렌치 아이솔레이션 공정의 신뢰성이 향상될 수 있다. 즉, 후속의 게이트 전극 형성 공정에서 상기 아이솔레이션층(41)의 표면에 게이트 전극을 위한 다결정 실리콘층의 잔존물이 잔존하지 않으므로 트랜지스터 게이트를 서로 전기적으로 연결시키는 게이트 브릿지(gate bridge)의 발생을 방지할 수 있다.
따라서, 트랜지스터의 누설 전류가 저감되고 나아가 반도체 소자의 전기적 특성이 향상될 수 있다. 또한, 반도체 소자의 양품 수율이 향상될 수가 있다.
한편, 본 발명의 샐로우 트렌치 아이솔레이션 공정을 상기 제 3 절연막(39)의 평탄화 후에 상기 사이드 월(35)을 제거시키는 방법을 기준으로 설명하였지만, 실제로는 상기 트렌치(37)에 제 3 절연막(39)을 갭 필링하기 전에 상기 사이드 월(35)을 제거시키는 방법도 가능함은 자명한 사실이다. 이때, 상기 제 3 절연막(39)을 NSG막으로 형성하기 때문에 보이드의 생성 없이 상기 트렌치(37)의 갭 필링이 가능하다. 설명의 편의상 설명의 중복을 피하기 위해 이에 대한 설명은 생략하기로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 식각 마스킹층을 증착시키고, 상기 반도체 기판의 아이솔레이션 영역을 노출시키기 위해 식각 마스킹층의 개구부를 형성시키고, 상기 식각 마스킹층의 개구부의 측벽에 사이드 월을 형성시키고, 상기 사이드 월 및 상기 식각 마스킹층에 의해 마스킹되지 않은 아이솔레이션 영역에 트렌치를 형성시킨다. 그 다음에, 갭 필링 공정과 평탄화 공정을 이용하여 상기 트렌치에 아이솔레이션층을 형성시킨다.
따라서, 본 발명은 식각 마스킹층의 측벽에 사이드 월을 형성시킴으로써 기존의 사진공정 장비를 활용하면서도 상기 사진공정 장비의 한계 사이즈보다 축소된 트렌치를 형성시킬 수가 있다.
또한, 상기 사이드 월이 라운딩 형태를 이루므로 상기 트렌치의 아이솔레이션층의 표면에 홈부가 형성되는 것을 방지할 수 있고 나아가 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시킬 수가 있다. 이는 후속의 트랜지스터 게이트 형성 공정에서 게이트 브릿지 현상을 방지할 수 있으므로 트랜지스터의 누설 전류가 저감되고 나아가 반도체 소자의 전기적 특성이 향상될 수 있다. 또한, 반도체 소자의 양품 수율이 향상될 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (4)

  1. 반도체 기판 상에 상기 반도체 기판의 아이솔레이션층 영역을 노출시키는 개구부를 갖는 식각 마스킹층을 형성시키는 단계;
    상기 식각 마스킹층의 측벽에 사이드 월을 형성시키는 단계;
    상기 사이드 월 및 상기 식각 마스킹층에 의해 마스킹되지 않은, 상기 반도체 기판의 아이솔레이션층 영역에 트렌치를 형성시키는 단계;
    상기 트렌치에 절연막을 갭 필링시키는 단계;
    상기 절연막을 고온 열처리하는 단계; 및
    상기 절연막을 평탄화하여 상기 트렌치에 아이솔레이션층을 형성시키는 단계와;
    상기 식각 마스킹층 및 사이드 월을 제거하여 상기 반도체 기판의 액티브 영역을 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 소정의 절연막을 NSG(nondoped silicate glass)막으로 형성시키는 것을 특징으로 원하는 반도체 소자의 제조 방법.
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