KR100539005B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판의 액티브 영역을 상기 반도체 기판의 필드 영역보다 낮도록 임의의 깊이로 식각시키고, 상기 필드 영역을 노출시키는 개구부를 갖는, 패드 산화막과 질화막의 적층 구조의 패턴을 상기 액티브 영역 상에 형성하고, 상기 반도체 기판의 필드 영역을 식각시킴으로써 트렌치를 형성하고, 상기 트렌치 내의 반도체 기판을 열산화시킴으로써 라이너 산화막을 형성시키고, 상기 트렌치에 소자 분리막을 갭 필링하고, 상기 질화막과 패드 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시킨다.
따라서, 본 발명은 상기 질화막과 패드 산화막을 식각시킨 후에도 상기 액티브 영역의 표면보다 높게 잔존시킴으로써 디벗의 발생을 방지할 수 있으므로 상기 게이트 산화막이 상기 반도체 기판의 액티브 영역보다 상기 트렌치의 상측 모서리부에 인접한 부분에서 얇게 형성되는 것을 방지할 수 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치의 상측 모서리에 디벗(divot)이 발생하는 것을 방지함으로써 반도체 소자의 전기적 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 질화막을 이용한 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔다. 이들 기술들은 공정이 복잡하고 실리콘 산화막에 의한 채널 영역의 잠식시키는 새 부리(Bird's Beak) 현상이 발생하는 것을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 액티브 영역의 실리콘 기판의 표면과 필드 영역의 산화막의 표면과의 단차가 심하게 발생하므로 이들 영역의 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 필요가 있다.
최근에 들어, 이를 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 STI공정은 반도체 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학기계연마(Chemical Mechanical Polishing: CMP)공정으로 연마하여 트렌치 내의 산화막과 반도체 기판을 평탄화시킨다. 따라서, 반도체 기판의 필드 영역에 필드산화막이 형성된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 산화막, 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 산화막이 주로 사용되고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10)의 표면 전체에 예를 들어 패드 산화막(11)과 질화막(13)을 순차적으로 적층한다. 이어서, 사진 식각 공정을 이용하여 반도체 기판(10)의 필드영역에 상기 질화막(13) 및 패드 산화막(11)의 개구부(14)를 형성시킨다. 그 다음에, 상기 질화막(13) 및 패드 산화막(11)을 식각 마스크층으로 이용하여 상기 개구부(14)의 반도체 기판(10)을 식각시킴으로써 트렌치(15)를 형성시킨다.
도 1b에 도시된 바와 같이, 이후, 상기 트렌치(15) 내의 반도체 기판(10)의 식각면에서의 식각 손상을 제거시키기 위해 상기 트렌치(15)의 식각면에 라이너 산화막(17)을 성장시키고, 상기 트렌치(15)에 갭 필링 특성이 양호한 절연막, 예를 들어 산화막을 갭 필링시킨 후 상기 질화막(13)에 평탄화시킴으로써 소자 분리막(19)을 형성한다.
도 1c에 도시된 바와 같이, 이후, 상기 질화막(13)을 인산 용액에 의해 식각시킴으로써 상기 패드 산화막(11)을 노출시키고, 상기 패드 산화막(11)을 불산 용액에 의해 식각시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래에는 상기 라이너 산화막(17)이 상기 반도체 기판(10)의 표면보다 높게 돌출하지 않으므로 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시키기 위해 상기 질화막(13)과 패드 산화막(11)을 습식 식각시키고 나면, 상기 트렌치(15)의 상측 모서리의 라이너 산화막(17)이 과도하게 식각됨으로써 도 1c에 도시된 바와 같이, 상기 트렌치(15)의 상측 모서리부에 인접한 반도체 기판(10)을 노출시키는 디벗(divot)(21)이 발생한다.
이러한 상태에서 후속 공정으로서 열산화공정을 이용하여 상기 반도체 기판(10)의 액티브 영역에 게이트 산화막(도시 안됨)을 성장시키면, 상기 디벗(21) 내의 노출된 반도체 기판(10) 상에 성장되는 게이트 산화막은 상기 반도체 기판(10)의 액티브 영역의 표면 상에 성장되는 게이트 산화막보다 얇게 성장한다.
더욱이, 상기 반도체 기판(10)의 액티브 영역에 게이트 전극(도시 안됨)을 형성하고 나면, 상기 게이트 전극용 도전층, 예를 들어 다결정 실리콘층이 상기 디벗(21)에 채워짐으로써 기생 수직 트랜지스터를 유발시킨다. 상기 기생 수직 트랜지스터의 문턱 전압은 상기 반도체 기판의 액티브 영역에 형성하는 트랜지스터의 문턱 전압보다 훨씬 저하되는데, 이는 상기 디벗(21) 내의 노출된 반도체 기판(10) 상에 성장되는 게이트 산화막이 상기 반도체 기판(10)의 액티브 영역의 표면 상에 성장되는 게이트 산화막보다 얇게 성장하기 때문이다.
그러므로, 상기 반도체 기판의 액티브 영역에 형성되는 트랜지스터의 킹크 효과(kink effect)가 발생하고 누설 전류가 증가할 뿐만 아니라 게이트 산화막 특성과 게이트 산화막 항복전압 특성 및 시간 종속 항복전압 특성 등과 같은 전기적인 특성을 열화시킨다. 그 결과, 반도체 소자의 수율이 저하된다.
따라서, 본 발명의 목적은 트렌치의 상측 모서리부에 디벗이 발생하는 것을 방지하는데 있다.
본 발명의 다른 목적은 트렌치의 상측 모서리부에 인접한 반도체 기판에서 게이트 절연막이 얇게 성장되는 것을 방지함으로써 반도체 소자의 전기적인 특성 저하를 방지하는데 있다.
본 발명의 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역을 식각시킴으로써 상기 액티브 영역의 표면을 상기 반도체 기판의 필드 영역의 표면보다 낮게 형성하는 단계; 상기 반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 희생막의 패턴을 형성하는 단계; 상기 반도체 기판의 필드 영역을 식각시킴으로써 트렌치를 형성하는 단계; 상기 트렌치 내의 반도체 기판을 열산화공정에 의해 산화시킴으로써 라이너 산화막을 형성하되, 상기 라이너 산화막의 상측부를 상기 액티브 영역의 표면보다 높게 위치시키는 단계; 상기 트렌치를 갭 필링하도록 상기 반도체 기판 상에 절연막을 적층한 후 상기 절연막을 평탄화시킴으로써 소자 분리막을 형성하는 단계; 및 상기 희생막을 제거시킴으로써 상기 트렌치의 상측 모서리부에 디벗의 발생을 유발시키지 않고 상기 반도체 기판의 액티브 영역의 표면을 노출시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판의 액티브 영역을 100~1000Å의 깊이로 식각시킬 수가 있다.
바람직하게는, 상기 라이너 산화막의 형성 공간을 제공하기 위해 상기 트렌치를 상기 액티브 영역으로부터 임의의 이격 간격을 두고 형성할 수 있다. 또한, 상기 트렌치를 상기 액티브 영역으로부터 50~500Å의 이격 간격을 두고 형성하는 것이 바람직하다.
따라서, 본 발명은 반도체 기판의 필드 영역에 트렌치를 형성하더라도 디벗의 발생을 방지하므로 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(30)을 준비한다. 여기서, 상기 반도체 기판(30)은 액티브 영역(31)과 필드 영역(33)으로 구분된다.
이후, 통상적인 샐로우 트렌치 아이솔레이션(STI) 공정을 이용하여 상기 반도체 기판(30)의 액티브 영역(31)을 깊이(d), 예를 들어 100~1000Å의 깊이로 형성함으로써 홈부(35)를 형성한다. 이때, 상기 액티브 영역(31)의 표면은 상기 필드 영역(33)의 표면보다 낮게 위치한다.
그런 다음, 상기 반도체 기판(30)의 전역 상에 예를 들어 열산화공정에 의해 패드 산화막(37)을 40∼150Å의 두께로 성장시키고, 상기 패드 산화막(37) 상에 예를 들어, 저압 화학 기상 증착 공정에 의해 하드 마스크층으로서 질화막(39)을 600∼1500Å의 두께로 적층한다.
여기서, 상기 패드 산화막(37)은 상기 반도체 기판(30)과 상기 질화막(39)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(39)은 트렌치 형성 공정에서 식각 마스크층으로서 사용되며 후속의 화학적 기계적 연마(Chemical Mechanical Polishing) 공정에서 식각 정지막으로서 사용된다.
도 2b를 참조하면, 그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(30)의 필드 영역(33)의 질화막(39)과 패드 산화막(37)을 건식 식각공정, 예를 들어 반응성 이온 에칭(reactive ion etching: RIE) 공정에 의해 제거시킴으로써 상기 반도체 기판(30)의 필드 영역을 노출시킴과 아울러 상기 반도체 기판(30)의 액티브 영역(31)에 상기 패드 질화막(39) 및 패드 산화막(37)의 패턴을 형성한다. 계속하여, 상기 반도체 기판(30)의 필드 영역(33)을 상기 반응성 이온 에칭 공정에 의해 원하는 깊이로 식각시킴으로써 트렌치(41)를 형성한다.
이때, 상기 트렌치(41)를 상기 홈부(35)로부터 50~500Å의 이격 간격(W)을 두고 형성시켜주는 것이 바람직한데, 이는 상기 트렌치(41)와 액티브 영역(31) 사이에 도 2c의 라이너 산화막(43)이 형성될 공간을 제공하기 위함이다.
도 2c를 참조하면, 이후, 예를 들어 열산화공정을 이용하여 상기 트렌치(41) 내의 반도체 기판(30)의 표면에 라이너 산화막(43)을 50∼300Å의 두께로 형성시킨다. 이는 상기 트렌치(41) 내의 노출된 반도체 기판(30)의 식각 손상을 치유하고 또한, 도 2e에 도시된 트렌치(41) 내의 소자 분리막(45)의 누설 전류를 최소화하기 위함이다.
이때, 상기 액티브 영역(31)의 표면이 상기 홈부(35)의 형성에 의해 상기 필드 영역(33)의 표면보다 낮아졌으므로 상기 라이너 산화막(43)의 상측부는 상기 액티브 영역(31)의 표면보다 높게 위치한다.
도 2d를 참조하면, 그런 다음, 상기 트렌치(41)를 갭 필링하도록 상기 트렌치(41)의 내부와 함께 질화막(39) 상에 상압 화학 기상 증착 공정(APCVD) 또는 고밀도 플라즈마 화학 기상 증착(HDP CVD) 증착 공정 등에 의해 절연막, 예를 들어 산화막을 적층하고, 예를 들어 화학적 기계적 연마 공정이나 에치백(etch back) 공정을 이용하여 상기 산화막을 평탄화시킴으로써 상기 트렌치(41)에 소자 분리막(45)을 형성한다.
이후, 상기 소자 분리막(45)의 상부면과 상기 액티브 영역(31)과의 단차를 줄여주기 위해 상기 소자 분리막(45)을 일부 두께만큼 식각시킨다.
도 2e를 참조하면, 그리고 나서, 도 2d의 질화막(39)을 예를 들어 인산 용액을 이용한 습식 식각공정에 의해 제거함으로써 도 2d의 패드 산화막(37)을 노출시킨다. 이어서, 상기 패드 산화막(37)을 예를 들어 불산 용액을 이용한 습식 식각공정에 의해 제거함으로써 상기 액티브 영역(31)의 표면을 노출시킨다.
이때, 상기 라이너 산화막(43)의 상측부도 일부 식각되지만, 상기 라이너 산화막(43)의 상측부가 상기 액티브 영역(31)의 표면보다 높게 위치하였기 때문에 상기 패드 산화막(37)의 식각 종료 후 뿐만 아니라 후속의 습식 세정공정을 진행한 후에도 상기 액티브 영역(31)의 표면보다 여전히 높게 잔존할 수 있다.
따라서, 본 발명은 상기 반도체 기판(30)의 액티브 영역(31)의 표면을 노출시키더라도 상기 트렌치(41)의 상측 모서리부에 인접한 반도체 기판(30)의 부분을 노출시키는 디벗이 발생하는 것을 방지할 수 있다.
이후 도면에 도시하지 않았지만, 상기 반도체 기판의 액티브 영역에 게이트 산화막, 게이트 전극, 소스/드레인 영역 등을 형성함으로써 반도체 소자의 제조 공정을 완료한다. 설명의 편의상, 이에 대한 상세한 설명은 생략하기로 한다.
따라서, 본 발명은 상기 게이트 산화막이 상기 트렌치의 상측 모서리부에 인접한 액티브 영역의 부분에서 상기 액티브 영역의 나머지 부분보다 얇게 형성되는 것을 방지할 수 있으므로 기존의 기생 수직 트랜지스터의 발생을 억제하고 나아가 상기 액티브 영역에 형성하는 트랜지스터의 킹크 효과와 누설 전류 증가를 방지할 수 있다. 또한, 상기 게이트 산화막의 항복전압 특성이나 시간 종속 항복저압 특성 등과 같은 전기적인 특성의 열화를 방지할 수 있다. 그 결과, 반도체 소자의 수율을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역을 상기 반도체 기판의 필드 영역보다 낮도록 임의의 깊이로 식각시키고, 상기 필드 영역을 노출시키는 개구부를 갖는, 패드 산화막과 질화막의 적층 구조의 패턴을 상기 액티브 영역 상에 형성하고, 상기 반도체 기판의 필드 영역을 식각시킴으로써 트렌치를 형성하고, 상기 트렌치 내의 반도체 기판을 열산화시킴으로써 라이너 산화막을 형성시키고, 상기 트렌치에 소자 분리막을 갭 필링하고, 상기 질화막과 패드 산화막을 제거시킴으로써 상기 반도체 기판의 액티브 영역을 노출시킨다.
따라서, 본 발명은 상기 질화막과 패드 산화막을 식각시킨 후에도 상기 액티브 영역의 표면보다 높게 잔존시킴으로써 디벗의 발생을 방지할 수 있으므로 상기 게이트 산화막이 상기 반도체 기판의 액티브 영역보다 상기 트렌치의 상측 모서리부에 인접한 부분에서 얇게 형성되는 것을 방지할 수 있다.
따라서, 본 발명은 기생 수직 트랜지스터의 문턱 전압을 증가시킴으로써 상기 기생 수직 트랜지스터의 발생을 억제할 수 있으므로 상기 반도체 기판의 액티브 영역에 형성하는 트랜지스터의 킹크 효과를 억제하고, 누설전류 증가를 억제할 수 있다. 또한, 상기 게이트 산화막 특성과 게이트 산화막 항복전압 특성 및 시간 종속 항복전압 특성 등과 같은 전기적인 특성을 향상시킬 수가 있다. 그 결과, 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1a 내지 도 1c는 종래 기술에 의한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정의 순서를 나타낸 단면 공정도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정의 순서를 나타낸 단면 공정도.

Claims (4)

  1. 반도체 기판의 액티브 영역을 식각시킴으로써 상기 액티브 영역의 표면을 상기 반도체 기판의 필드 영역의 표면보다 낮게 형성하는 단계;
    상기 반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 희생막의 패턴을 형성하는 단계;
    상기 반도체 기판의 필드 영역을 식각시킴으로써 트렌치를 형성하는 단계;
    상기 트렌치 내의 반도체 기판을 열산화공정에 의해 산화시킴으로써 라이너 산화막을 형성하되, 상기 라이너 산화막의 상측부를 상기 액티브 영역의 표면보다 높게 위치시키는 단계;
    상기 트렌치를 갭 필링하도록 상기 반도체 기판 상에 절연막을 적층한 후 상기 절연막을 평탄화시킴으로써 소자 분리막을 형성하는 단계; 및
    상기 희생막을 제거시킴으로써 상기 트렌치의 상측 모서리부에 디벗의 발생을 유발시키지 않고 상기 반도체 기판의 액티브 영역의 표면을 노출시키는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판의 액티브 영역을 100~1000Å의 깊이로 식각시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 라이너 산화막의 형성 공간을 제공하기 위해 상기 트렌치를 상기 액티브 영역으로부터 임의의 이격 간격을 두고 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서, 상기 트렌치를 상기 액티브 영역으로부터 50~500Å의 이격 간격을 두고 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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