KR20080056942A - 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 - Google Patents

반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조 Download PDF

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KR20080056942A
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삼성전자주식회사
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Abstract

반도체 소자의 트렌치 소자분리 방법을 제공한다. 반도체 기판의 소정영역에 활성영역을 한정하는 트렌치를 형성한다. 상기 활성영역의 측벽을 부분적으로 노출시키고 상기 트렌치를 채우는 하부 소자분리막을 형성한다. 상기 하부 소자분리막을 갖는 상기 반도체 기판 상에 상부 절연막을 형성한다. 상기 상부 절연막을 평탄화하여 상기 활성영역의 노출된 측벽을 덮는 상부 소자분리막을 형성한다.
사이드월 리세스(sidewall recess), 필드 리세스(field recess), 갭필 절연막, 소자분리막

Description

반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된 트렌치 소자분리 구조{Method of forming trench isolation in semiconductor device and trench isolation structure fabricated thereby}
도 1은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
도 2 내지 도 9는 본 발명의 제 1 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11는 본 발명의 제 2 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조방법 및 관련된 구조체에 관한 것으로, 특히 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된 트렌치 소자분리 구조에 관한 것이다.
고 집적화라는 관점에서, 개별 소자가 인접한 소자의 간섭을 받지 않고 독자 적으로 그 주어진 기능을 수행할 필요가 있다. 개별 소자를 전기적 및 구조적으로 서로 분리시키는 소자 분리 기술은 반도체 소자의 고집적화를 이루기 위하여 개별 소자의 축소와 함께 필수적인 기술이다. 즉, 상기 반도체 소자의 집적도를 높이기 위하여 개별 소자의 크기(dimension)를 축소함과 동시에, 소자와 소자 사이에 존재하는 소자 분리 영역의 폭 및 면적을 축소하는 기술이 필요하다. 상기 소자 분리 기술은 상기 반도체 소자의 집적도를 결정할 수 있고, 또한 소자의 전기적 특성 및 신뢰성 측면에서도 중요하다.
현재, 반도체소자의 제조에 널리 사용되고 있는 트렌치 소자분리 기술은 종래의 로코스(LOCOS; local oxidation of silicon) 공정에서 발생되는 버즈 빅(bird's beak) 문제를 해결하기에 적합한 장점을 가지고 있다. 상기 트렌치 소자분리 기술은 활성영역을 한정하는 트렌치를 형성한 후, 상기 트렌치 내부에 절연물질을 채움으로써 소자간의 분리절연 구조를 형성하는 기술이다. 최근 디바이스(device)의 디자인 룰(design rule) 감소가 가속화되면서 트렌치 내부의 절연물질로 O3-TEOS 막이 널리 사용되고 있다.
도 1은 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 하드마스크 패턴(도시하지 않음)을 형성한다. 상기 하드마스크 패턴은 차례로 적층된 패드 산화막 및 패드 질화막으로 형성한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 반도체기판(10)을 식각하여 활성영역(11)을 한정하는 트렌치(20)를 형성한다.
상기 트렌치(20)를 갖는 반도체기판을 열산화시키어 상기 트렌치(20)의 내벽을 덮는 트렌치 산화막(12)을 형성한다. 상기 트렌치 산화막(12)을 갖는 반도체기판(10) 상에 라이너 질화막(14)을 형성한다. 상기 라이너 질화막(14)을 갖는 반도체기판(10)의 전면 상에 상기 트렌치(20)를 채우고 상기 반도체 기판(10)을 덮는 절연막을 형성한다.
상기 절연막은 고밀도 플라즈마 산화막(HDP oxide) 또는 O3-TEOS 막으로 형성할 수 있다.
상기 절연막을 평탄화시키어 상기 트렌치(20)내에 갭필 절연막(16)을 형성한다. 상기 트렌치(20)내의 상기 트렌치 산화막(12), 상기 라이너 질화막(14) 및 상기 갭필 절연막(16)은 소자분리막(18)을 구성한다.
이어서, 상기 하드마스크 패턴을 제거하여 상기 활성영역(11)의 상부표면을 노출시킨다. 상기 하드마스크 패턴을 제거하는 동안, 상기 소자분리막(18)이 함께 식각되어 리세스 영역들(r1, r2)이 형성된다.
예를 들면, 상기 패드 산화막은 불산(HF)을 함유하는 습식 세정공정을 이용하여 제거할 수 있다. 이 경우에, 상기 트렌치 산화막(12) 및 상기 갭필 절연막(16) 또한 식각되어 아래로 리세스 될 수 있다. 그런데 상기 활성영역(11)의 상부표면에 상기 패드 산화막의 찌꺼기들이 잔존할 경우, 후속되는 게이트 유전막 형성공정을 어렵게 한다. 이에 따라, 상기 패드 산화막을 제거하는 공정은 일반적으로 오버에치(over etch)방법을 사용한다. 이 경우에, 상기 리세스 영역들(r1, r2) 은 더욱 확장된다.
그 결과, 상기 트렌치 산화막(12) 및 상기 갭필 절연막(16)의 상부표면들은 상기 활성영역(11)의 상부표면보다 낮은 레벨에 형성된다. 또한, 상기 활성영역(11)의 측벽들이 노출된다.
계속하여, 상기 활성영역(11) 상에 게이트 산화막(13) 및 게이트 전극(17)을 형성한다. 상기 노출된 활성영역(11)의 측벽들은 상기 게이트 전극(17)으로 덮인다. 즉, 상기 노출된 활성영역(11)의 측벽들에 기생 트랜지스터들이 형성될 수 있다.
통상적으로, 상기 게이트 전극(17)은 상기 게이트 산화막(13)을 갖는 반도체 기판(10) 상에 게이트 도전막을 증착하고, 상기 게이트 도전막을 패터닝하여 형성한다. 이 경우에, 상기 리세스 영역들(r1, r2) 내에 상기 게이트 도전막의 찌꺼기들이 잔존할 수 있다. 상기 게이트 도전막의 찌꺼기들은 누설전류의 원인을 제공한다.
본 발명이 이루고자 하는 기술적 과제는 활성영역의 측벽들이 노출되는 것을 방지할 수 있는 트렌치 소자분리 방법을 제공하는데 있다.
본 발명의 다른 기술적 과제는 활성영역의 측벽들이 노출되는 것을 방지할 수 있는 트렌치 소자분리 구조를 제공하는데 있다.
본 발명의 일 양태에 따르면, 반도체 소자의 트렌치 소자분리 방법을 제공한다. 이 방법은 반도체 기판의 소정영역에 활성영역을 한정하는 트렌치를 형성하는 것을 포함한다. 상기 활성영역의 측벽을 부분적으로 노출시키고 상기 트렌치를 채우는 하부 소자분리막을 형성한다. 상기 하부 소자분리막 상에 상기 활성영역의 노출된 측벽을 덮는 상부 소자분리막을 형성한다.
본 발명의 일 실시예에서, 상기 하부 소자분리막은 상기 트렌치의 내벽을 덮는 트렌치 산화막, 상기 트렌치 산화막을 덮는 라이너, 및 상기 트렌치를 채우는 갭필 절연막으로 형성할 수 있다. 상기 트렌치 산화막은 열산화막으로 형성할 수 있다. 상기 라이너는 질화막으로 형성할 수 있다. 상기 갭필 절연막은 고밀도 플라즈마 산화막(HDP oxide) 또는 O3-TEOS 막으로 형성할 수 있다.
다른 실시예에서, 상기 상부 소자분리막을 형성하는 것은 상기 하부 소자분리막을 갖는 상기 반도체 기판 상에 상부 절연막을 형성하고, 상기 상부 절연막을 평탄화하는 것을 포함할 수 있다. 상기 상부 절연막의 평탄화는 화학기계적연마(chemical mechanical polishing;CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여 수행할 수 있다. 상기 상부 소자분리막을 형성하기 전에 상기 하부 소자분리막을 갖는 상기 반도체 기판 상에 열산화막을 형성할 수 있다. 상기 열산화막은 10 내지 50Å의 두께로 형성할 수 있다.
또 다른 실시예에서, 상기 상부 소자분리막은 실리콘 산화막, 실리콘 질화 막, 실리콘산질화막 또는 이들의 조합막으로 형성할 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 소자의 트렌치 소자분리 구조를 제공한다. 반도체 기판에 형성된 트렌치에 의하여 한정된 활성영역을 구비한다. 상기 트렌치를 채우는 하부 소자분리막이 제공된다. 상기 하부 소자분리막 상에 배치되고 상기 활성영역의 측벽을 덮는 상부 소자분리막이 제공된다. 상기 활성영역에 인접한 상기 하부 소자분리막의 가장자리는 상기 활성영역의 상부표면보다 낮은 레벨을 갖는다.
본 발명의 일 실시예에서, 상기 하부 소자분리막은 상기 트렌치의 내벽을 덮는 트렌치 산화막, 상기 트렌치 산화막을 덮는 라이너 및 상기 트렌치를 채우는 갭필 절연막을 포함할 수 있다. 상기 트렌치 산화막은 열산화막일 수 있다. 상기 라이너는 질화막일 수 있다. 상기 갭필 절연막은 고밀도 플라즈마 산화막(HDP oxide) 또는 O3-TEOS 막일 수 있다.
다른 실시예에서, 상기 상부 소자분리막은 실리콘 산화막, 실리콘 질화막, 실리콘산 질화막 또는 이들의 조합막일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2 내지 도 9를 참조하여 본 발명의 제 1 실시예에 따른 트렌치 소자분리 방법을 설명하기로 한다.
도 2를 참조하면, 반도체 기판(30) 상에 패드 산화막(32) 및 마스크 질화막(34)을 차례로 형성한다. 상기 패드 산화막(32)은 열산화막으로 형성할 수 있다. 상기 마스크 질화막(34)은 실리콘 질화막과 같은 질화막으로 형성할 수 있다. 상기 패드 산화막(32)은 상기 반도체 기판(30) 및 상기 마스크 질화막(34) 사이의 열팽창계수의 차이에 기인하는 스트레스를 완화시키는 역할을 할 수 있다.
도 3을 참조하면, 상기 마스크 질화막(34) 및 상기 패드 산화막(32)을 연속적으로 패터닝하여 상기 반도체 기판(30)의 소정영역을 노출시키면서 차례로 적층된 패드 산화 패턴(32a) 및 마스크 패턴(34a)을 형성한다. 이어서, 상기 마스크 패턴(34a)을 식각 마스크로 사용하여 상기 노출된 반도체 기판(30)을 이방성 식각하여 활성영역(40)을 한정하는 트렌치(31)를 형성한다.
도 4를 참조하면, 상기 트렌치(31)의 내벽을 덮는 트렌치 산화막(36)을 형성한다. 상기 트렌치 산화막(36)은 상기 트렌치(31)를 갖는 상기 반도체 기판(30)을 열산화시키어 형성할 수 있다. 상기 트렌치 산화막(36)에 의하여 상기 트렌치(31)를 형성하는 동안 상기 반도체 기판(30)에 가해진 식각손상들이 치유될 수 있다. 상기 트렌치 산화막(36)을 갖는 반도체 기판(30)의 전면 상에 콘포말한 라이너 막(38)을 형성한다. 상기 라이너 막(38)은 후속 열공정을 진행하는 동안 상기 트렌치(31)의 내벽이 추가로 열산화되는 것을 방지해 주는 역할을 할 수 있다. 상기 라이너 막(38)은 실리콘 질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 상기 라이너 막(38)은 상기 트렌치 산화막(36) 및 상기 마스크 패턴(34a)의 표면들을 따라 균일한 두께로 형성할 수 있다.
상기 트렌치(31)를 채우고 상기 반도체 기판(30)을 덮는 절연막(42)을 형성한다. 상기 절연막(42)은 고밀도 플라즈마 산화막(HDP oxide) 또는 O3-TEOS 막으로 형성할 수 있다.
도 5를 참조하면, 상기 절연막(42)을 평탄화하여 갭필 절연막(42a)을 형성할 수 있다.
상기 절연막(42)의 평탄화에는 상기 마스크 패턴(34a)을 정지막으로 채택하는 화학기계적 연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 이 경우에, 상기 갭필 절연막(42a) 및 상기 마스크 패턴(34a)의 상부표면들은 동일 평면상에 노출될 수 있다. 다른 방법으로, 상기 절연막(42)의 평탄화는 에치 백(etch-back) 공정을 이용하여 수행할 수도 있다.
이어서, 상기 노출된 마스크 패턴(34a)을 제거하여 상기 패드 산화 패턴(32a)을 노출시킨다. 상기 마스크 패턴(34a)은 인산용액을 사용하여 제거할 수 있다. 상기 마스크 패턴(34a)을 제거하는 동안 상기 라이너 막(38) 역시 노출된 부 분이 식각되어 상기 트렌치 산화막(36)을 덮는 라이너(38a)가 형성될 수 있다. 상기 마스크 패턴(34a)을 제거한 후 상기 갭필 절연막(42a)은 상기 패드 산화 패턴(32a)보다 돌출될 수 있다. 이 때, 문턱전압 조절을 위해 이온주입 공정을 수행할 수 있다. 상기 갭필 절연막(42a)의 돌출된 정도는 상기 이온주입 공정으로 인해 줄어들 수 있다.
도 6을 참조하면, 상기 패드 산화 패턴(32a)을 제거한다. 상기 패드 산화 패턴(32a)이 열산화막인 경우, 상기 패드 산화 패턴(32a)은 불산(HF)을 함유하는 습식세정 공정을 이용하여 제거할 수 있다. 상기 패드 산화 패턴(32a)을 제거하는 동안, 상기 트렌치 산화막(36) 및 상기 갭필 절연막(42a)이 함께 식각되어 리세스 영역들(R)이 형성될 수 있다. 구체적으로, 상기 트렌치 산화막(36)이 식각되어 상기 활성영역(40)의 측벽을 노출시키는 사이드월 리세스(sidewall recess) 영역(R1)이 형성될 수 있다. 또한, 상기 고밀도 플라즈마 산화막(HDP oxide) 및 상기 O3-TEOS 막은 상기 패드 산화 패턴(32a)보다 높은 식각율을 보일 수 있다. 이에 따라, 상기 갭필 절연막(42a)은 상대적으로 많은 양이 식각되어 필드 리세스(field recess) 영역(R2)이 형성될 수 있다. 상기 필드 리세스(field recess) 영역은 채널영역 형성을 위한 이온주입 공정에 의해 더욱 깊어질 수 있다. 즉, 상기 트렌치 산화막(36) 및 상기 갭필 절연막(42a)은 상기 활성영역(40)의 상부표면보다 낮은 레벨에 잔존할 수 있다.
상기 트렌치 산화막(36), 상기 라이너(38a) 및 상기 갭필 절연막(42a)은 하 부 소자분리막(44)을 구성할 수 있다.
도 7을 참조하면, 상기 하부 소자분리막(44)을 갖는 반도체 기판(30) 상에 상부 절연막(50)을 형성한다. 상기 상부 절연막(50)은 상기 리세스 영역들(R)을 채우고 상기 반도체 기판(30)의 전면을 덮도록 형성할 수 있다. 상기 상부 절연막(50)을 형성하기 전에, 상기 반도체 기판(30)을 덮는 열산화막(도시하지 않음)을 형성할 수 있다. 상기 열산화막은 10 내지 50Å의 두께로 형성할 수 있다. 그러나 상기 열산화막은 생략될 수 있다.
상기 상부 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘산 질화막 또는 이들의 조합막으로 형성할 수 있다.
도 8을 참조하면, 상기 상부 절연막(50)을 평탄화하여 상부 소자분리막(50a)을 형성할 수 있다. 상기 상부 절연막(50)의 평탄화는 상기 활성영역(40)을 정지막으로 채택하는 화학기계적 연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 이 경우에, 상기 상부 소자분리막(50a) 및 상기 활성영역(40)의 상부표면들은 실질적으로 동일 평면상에 노출될 수 있다. 이 때, 또한, 상기 상부 소자분리막(50a)은 상기 활성영역(40)의 측벽을 완전히 덮도록 형성하는 것이 바람직하다. 상기 화학기계적 연마(CMP) 공정으로 인해 상기 활성영역(40)의 상부표면들이 받은 데미지(damage)는 습식세정 공정을 이용하여 치유할 수 있다.
도 9를 참조하면, 상기 상부 소자분리막(50a)을 갖는 상기 반도체 기판(30) 상에 게이트 절연막(52)을 형성한다. 상기 게이트 절연막(52)은 상기 활성영역(40)을 덮도록 형성할 수 있다. 상기 게이트 절연막(52)은 열산화막으로 형성할 수 있 다. 상기 게이트 절연막(52)을 갖는 반도체 기판(30)의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 게이트 도전막을 패터닝하여 게이트전극(54)을 형성할 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따르면, 상기 활성영역(40)의 측벽들은 상기 상부 소자분리막(50a) 및 상기 하부 소자분리막(44)에 의하여 완전히 덮일 수 있다. 이에 따라, 상기 활성영역(40)의 측벽들에 기생 트랜지스터들이 형성되는 것을 방지할 수 있다. 또한, 상기 게이트 도전막을 패터닝하는 동안 상기 사이드월 리세스 영역(R1) 내에 상기 게이트 도전막의 잔유물이 잔존하는 것을 방지할 수 있다.
도 10 및 도 11을 참조하여 본 발명의 제 2 실시예에 따른 트렌치 소자분리 방법을 설명하기로 한다.
도 10을 참조하면, 본 발명의 제 2 실시예에 따른 트렌치 소자분리 방법은 도 2 내지 도 7을 참조하여 설명한 것과 동일한 방법으로 반도체 기판(30)에서 활성영역(40)을 한정하는 트렌치(31), 하부 소자분리막(44), 상부 절연막(50)을 형성하는 것을 포함한다. 상기 하부 소자분리막(44)은 트렌치 산화막(36), 라이너(38a) 및 갭필 절연막(42a)으로 구성될 수 있다.
상기 상부 절연막(50)을 평탄화하여 상부 소자분리막(50b)을 형성할 수 있다. 상기 상부 절연막(50)의 평탄화는 에치백(etch-back) 공정을 이용하여 수행할 수 있다. 이 경우에, 상기 상부 소자분리막(50b)은 상기 활성영역(40)의 상부표면들보다 아래로 리세스 되어 상기 갭필 절연막(42a)의 상부면이 노출될 수 있다. 상 기 라이너(38a)의 측벽은 상기 상부 소자분리막(50b)에 의하여 덮힐 수 있다. 이 때, 에치(etch)하는 정도를 조절하여 상기 갭필 절연막(42a)의 상부면이 노출되지 않고 상기 상부 소자분리막(50b)이 상기 활성영역(40)의 상부표면들보다 아래로 리세스 되는 정도를 줄일 수 있다. 그러나 상기 활성영역(40)의 측벽은 상기 상부 소자분리막(50b)에 의하여 완전히 덮일 수 있다.
도 11을 참조하면, 상기 상부 소자분리막(50b)을 갖는 상기 반도체 기판(30) 상에 게이트 절연막(52)을 형성한다. 상기 게이트 절연막(52)은 상기 활성영역(40)을 덮도록 형성할 수 있다. 상기 게이트 절연막(52)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(52)을 갖는 반도체 기판(30)의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 폴리실리콘막과 같은 도전막으로 형성할 수 있다.
상기 게이트 도전막을 패터닝하여 게이트전극(54)을 형성할 수 있다.
상술한 바와 같이 본 발명의 실시 예에 따르면, 상기 활성영역(40)의 측벽들은 상기 상부 소자분리막(50b) 및 상기 하부 소자분리막(44)에 의하여 완전히 덮일 수 있다. 이에 따라, 상기 활성영역(40)의 측벽들에 기생 트랜지스터들이 형성되는 것을 방지할 수 있다. 또한, 상기 게이트 도전막을 패터닝하는 동안 상기 사이드월 리세스 영역(R1) 내에 상기 게이트 도전막의 잔유물이 잔존하는 것을 방지할 수 있다.
도 9를 다시 참조하여, 본 발명의 제 1 실시예에 따른 트렌치 소자 분리 구조를 설명하기로 한다.
도 9를 참조하면, 트렌치(31)를 갖는 반도체 기판(30)이 제공된다. 상기 트 렌치(31)는 상기 반도체 기판(30)에 활성영역(40)을 한정할 수 있다.
상기 트렌치(31) 내에 하부 소자분리막(44)이 배치될 수 있다. 상기 활성영역(40)에 인접한 상기 하부 소자분리막(44)의 가장자리는 상기 활성영역(40)의 상부표면 보다 낮은 레벨에 배치될 수 있다.
상기 하부 소자분리막(44)은 트렌치 산화막(36), 라이너(38a) 및 갭필 절연막(42a)을 구비할 수 있다. 상기 갭필 절연막(42a)은 상기 트렌치(31)를 부분적으로 채울 수 있다. 상기 반도체 기판(30) 및 상기 갭필 절연막(42a) 사이에 상기 트렌치 산화막(36)이 개재될 수 있다. 상기 트렌치 산화막(36)은 상기 트렌치(31)의 내벽을 덮을 수 있다. 상기 트렌치 산화막(36)은 상기 활성영역(40)의 상부표면 보다 낮은 레벨에 배치될 수 있다. 상기 트렌치 산화막(36) 및 상기 갭필 절연막(42a) 사이에 상기 라이너(38a)가 개재될 수 있다.
상기 하부 소자분리막(44) 상에 상부 소자분리막(50a)이 제공된다. 상기 상부 소자분리막(50a)은 상기 트렌치 산화막(36)과 접촉될 수 있으며, 상기 상부 소자분리막(50a)은 상기 활성영역(40)의 측벽을 덮을 수 있다. 즉, 상기 활성영역(40)의 측벽은 상기 트렌치 산화막(36) 및 상기 상부 소자분리막(50a)에 의하여 완전히 덮일 수 있다. 상기 상부 소자분리막(50a) 및 상기 활성영역(40)의 상부표면들은 실질적으로 동일 평면을 이루도록 배치될 수 있다.
상기 활성영역(40) 및 상기 상부 소자분리막(50a) 상에 게이트 전극(54)이 배치될 수 있다. 상기 활성영역(40) 및 상기 게이트 전극(54) 사이에 게이트 절연막(52)이 개재될 수 있다.
상기 트렌치 산화막(36)은 열산화막일 수 있다. 상기 라이너(38a)는 실리콘 질화막일 수 있다. 상기 갭필 절연막(42a)은 고밀도 플라즈마 산화막(HDP oxide) 또는 O3-TEOS 막일 수 있다. 상기 상부 소자분리막(50a)은 실리콘 산화막, 실리콘 질화막, 실리콘산 질화막 또는 이들의 조합막일 수 있다.
도 11을 다시 참조하여 본 발명의 제 2 실시예에 따른 트렌치 소자분리 구조를 설명하기로 한다.
도 11을 참조하면, 도 9를 참조하여 설명한 것과 동일한 구조의 반도체 기판(30)에 활성영역(40)을 한정하는 트렌치(31) 및 하부 소자분리막(44)이 제공된다. 상기 하부 소자분리막(44)은 트렌치 산화막(36), 라이너(38a) 및 갭필 절연막(42a)을 구비할 수 있다. 상기 하부 소자분리막(44) 상에 상부 소자분리막(50b)이 제공된다. 상기 상부 소자분리막(50b)은 상기 트렌치 산화막(36)과 접촉될 수 있으며, 상기 상부 소자분리막(50b)은 상기 활성영역(40)의 측벽을 덮을 수 있다. 즉, 상기 활성영역(40)의 측벽은 상기 트렌치 산화막(36) 및 상기 상부 소자분리막(50b)에 의하여 완전히 덮일 수 있다. 하지만 상기 상부 소자분리막(50b)은 상기 갭필 절연막(42a)의 상부면을 부분적으로 덮을 수 있다. 이 때, 상기 라이너(38a)의 측벽은 상기 상부 소자분리막(50b)에 의하여 덮힐 수 있다.
상기 활성영역(40), 상기 상부 소자분리막(50b) 및 상기 하부 소자분리막(44) 상에 게이트 전극(54)이 배치될 수 있다. 상기 활성영역(40) 및 상기 게이트 전극(54) 사이에 게이트 절연막(52)이 개재될 수 있다.
본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다.
도면과 명세서에서 본 발명의 실시예들을 기술하였고, 비록 특정한 용어가 사용되었지만, 이는 포괄적으로 설명하기 위한 의미로 사용된 것이고, 이하의 청구항에 설명되는 본 발명의 권리범위를 해석함에 있어서 제한하는 목적으로 사용되는 것은 아니다.
상술한 바와 같이 본 발명에 따르면, 활성영역의 측벽들을 부분적으로 노출시키는 하부 소자분리막을 형성하고, 상기 하부 소자분리막 상에 상부 소자분리막을 형성할 수 있다. 이에 따라, 상기 활성영역의 측벽들은 상기 상부 소자분리막 및 상기 하부 소자분리막에 의하여 완전히 덮일 수 있다. 결과적으로, 우수한 절연특성을 갖는 트렌치 소자분리 구조를 구현할 수 있다.

Claims (7)

  1. 반도체 기판의 소정영역에 활성영역을 한정하는 트렌치를 형성하고,
    상기 활성영역의 측벽을 부분적으로 노출시키고 상기 트렌치를 채우는 하부 소자분리막을 형성하고,
    상기 하부 소자분리막 상에 상기 활성영역의 노출된 측벽을 덮는 상부 소자분리막을 형성하는 것을 포함하는 트렌치 소자분리 방법.
  2. 제 1항에 있어서,
    상기 하부 소자분리막은 상기 트렌치의 내벽을 덮는 트렌치 산화막, 상기 트렌치 산화막을 덮는 라이너 및 상기 라이너에 의해 둘러싸여진 상기 트렌치를 채우는 갭필 절연막으로 형성하고,
    상기 활성영역의 상부면에 식각 공정 또는 세정 공정을 적용하는 것을 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제 2항에 있어서,
    상기 갭필 절연막은 O3-TEOS 막으로 형성하는 것을 특징으로 하는 트렌치 소 자분리 방법.
  4. 제 1항에 있어서,
    상기 상부 소자분리막을 형성하는 것은
    상기 하부 소자분리막을 갖는 상기 반도체 기판 상에 상부 절연막을 형성하고,
    상기 상부 절연막을 평탄화 하는 것을 포함하는 트렌치 소자분리 방법.
  5. 제 4항에 있어서,
    상기 상부 절연막의 평탄화는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치 백(etch-back) 공정을 이용하여 수행하는 것을 특징으로 하는 트렌치 소자분리 방법.
  6. 제 1항에 있어서,
    상기 상부 소자분리막은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 반도체 기판에 형성된 트렌치에 의하여 한정된 활성영역;
    상기 트렌치를 채우는 하부 소자분리막; 및
    상기 하부 소자분리막 상에 배치되고 상기 활성영역의 측벽을 덮는 상부 소자분리막을 포함하되, 상기 활성영역에 인접한 상기 하부소자분리막의 가장자리는 상기 활성영역의 상부표면보다 낮은 레벨을 갖는 트렌치 소자분리 구조.
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