KR100439105B1 - 반도체 소자의 소자분리막 제조방법 - Google Patents

반도체 소자의 소자분리막 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로서, 트렌치를 이용한 소자분리막 제조방법에서 반도체기판 상부의 절연막 측벽에 스페이서를 'ㄴ' 자형으로 형성한 다음, 트렌치의 양쪽 코너부분을 라운딩시켜 상기 트렌치의 양쪽 코너부분에서의 전기적 특성인 컷-오프(cut-off)특성을 향상시키고, 고집적 소자의 좁은 선간거리에서 유발되는 인버스-내로우-위드쓰-이펙트(inverse narrow width effect)를 개선하는 기술에 관한 것이다.

Description

반도체소자의 소자분리막 제조방법
본 발명은 반도체소자의 소자분리막 제조방법에 관한 것으로서, 특히 트렌치를 형성하기 위한 식각공정전에 'ㄴ'자형 절연막 스페이서를 형성한 다음, 트렌치의 양쪽 코너부분을 라운딩시켜 반도체소자의 전기적 특성 열화를 방지하는 반도체소자의 소자분리막 제조방법을 제공함에 있다.
일반적으로 반도체소자는 트랜지스터나 커패시터 등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조방법으로는 질화막 패턴을 마스크로 하여 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon : 이하 LOCOS 라 함) 방법이나 반도체기판에 트렌치를 형성하고 이를 절연물질로 매립하는 트렌치분리 등의 방법이 사용되고 있으며, 그 중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈빅(bird's beak)이 생성되어 기판 스트레스(stress)에 의한 격자 결함이 발생되는 단점이 있다.
상기 LOCOS 필드산화막의 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판의 표면을 열산화시켜 패드산화막을 형성하고 상기 패드산화막 상부에 상기 반도체기판의 소자분리 영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로 하여 반도체기판을 소정 두께 열산화시켜 필드산화막을 형성한다.
이러한 종래의 LOCOS 필드산화막은 활성영역과 필드산화막 사이의 반도체기판 경계부분에 산소가 측면 침투하여 버즈빅이라는 경사면이 형성된다.
상기 버즈빅에 의해 반도체기판에 스트레스가 인가되어 격자 결함이 발생되므로 누설전류가 증가되어 소자동작의 신뢰성이 떨어지고, 활성영역의 면적이 감소되어 소자의 고집적화가 어려워진다.
상기와 같이 활성영역의 면적이 감소되는 것을 방지하기 위하여, 작은 면적으로 소자를 분리할 수 있는 트렌치에 의한 소자분리막 제조방법이 초고집적소자에서 많이 사용되고 있다.
도 1a 및 도 1b 는 종래기술에 따른 트렌치를 이용한 반도체소자의 소자분리 제조방법을 도시한 단면도이다.
먼저, 반도체기판(101) 상부에 제1절연막(103)인 패드산화막을 형성한다. 여기서, 상기 패드산화막은 열산화막이다.
그리고, 상기 제1절연막(103) 상부에 제2절연막(105)인 질화막을 증착한 후, 감광막 패턴(도시안됨)을 형성한다.
그 후, 상기 감광막 패턴을 사용하여 상기 제1절연막(103)과 제2절연막(105)을 식각함으로써 소정 깊이의 트렌치(도시안됨)를 형성한다.
그리고, 상기 구조의 전 표면에 상기 트렌치를 완전히 매립하는 소자분리막인 제3절연막(107)을 화학기상증착방법(Chemical vapor deposition, 이하 CVD 라 함)으로 형성한다. (도 1a)
다음, 상기 제3절연막(107)을 화학적 기계적 연마(Chemical mechanical polishing, 이하 CMP 라 함)방법 또는 건식식각으로 상기 제2절연막(105)이 노출될 때까지 제거한다.
그 다음, 상기 제2절연막(105) 및 제1절연막(103)을 습식식각으로 제거하여 소자분리막(107)을 형성한다. (도 1b)
상기와 같이 종래기술에 따른 반도체소자의 소자분리막 제조방법은, 식각된 반도체기판의 측벽 기울기가 급격해서 컷-오프(cut-off) 특성이 악화되고, 인버스-내로우-위드쓰-이펙트가 심해지는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여, 트렌치를 이용한 소자분리공정시 패드질화막의 측벽에 'ㄴ'자형 절연막 스페이서를 형성한 다음, 반도체기판을 식각하여 소자분리영역의 코너부위를 라운딩시킴으로써 반도체소자의 전기적 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 소자분리막 제조방법을 제공하는데 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.
도 2a 내지 도 2g 는 본 발명에 따른 반도체소자의 소자분리막 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
101, 11 : 반도체 기판 103, 13 : 제1절연막
105, 15 : 제2절연막 107, 17 : 제3절연막
19 : 제4절연막 21 : 트렌치
23 : 제5절연막
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 제조방법은,
반도체기판 상부에 제1절연막 및 제2절연막을 형성하는 공정과,
소자분리영역으로 예정되는 반도체기판을 노출시키는 제1절연막 및 제2절연막 패턴을 형성하는 공정과,
상기 전표면 상부에 제3절연막과 제4절연막을 형성하는 공정과,
상기 제3절연막과 제4절연막을 전면식각하여 상기 제1절연막과 제2절연막의 식각면에 제3절연막과 제4절연막이 적층된 형태의 스페이서를 형성하는 공정과,
상기 제4절연막을 제거하여 'ㄴ'자형의 제3절연막 스페이서를 형성하는 공정과,
상기 노출된 반도체기판을 건식식각하여 트렌치를 형성하는 공정과,
상기 트렌치를 매립하는 제5절연막을 형성하는 공정과,
상기 제2절연막이 드러날 때까지 평탄화하는 공정과,
상기 제1절연막, 2절연막 및 제3절연막 스페이서를 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g 는 본 발명에 의한 반도체소자의 소자분리막 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 제1절연막(13)을 형성한다. 이때, 상기 제1절연막(13)은 열산화막으로서, 후속 다결정실리콘 스페이서 형성을 위한 식각공정시 상기 반도체기판(11)이 손상되는 것을 방지하기 위하여 30 ∼ 300 Å 정도의 두께로 형성한다.
다음, 상기 제1절연막(13) 상부에 제2절연막(15)인 질화막을 500 ∼ 4000 Å 정도 두께로 증착한다. (도 2a)
그 다음, 상기 제2절연막(15) 상부에 감광막을 도포하고, 노광 및 현상공정으로 감광막 패턴(도시안됨)을 형성하여, 상기 반도체기판 상에 소자분리 영역을 정의한다.
그런 후에, 상기 감광막 패턴을 식각마스크로 사용하여 제2절연막(15)과 제1절연막(13)을 식각함으로써 상기 반도체기판(11)을 노출시킨다.
이때, 상기 제2절연막(15)은 건식식각공정으로 제거하고, 상기 제1절연막(13)은 불산용액을 사용하여 습식식각공정으로 제거한다.
그리고, 상기 감광막 패턴을 제거한 다음, 상기 구조 상부에 제3절연막(17)을 질화막으로 30 ∼ 300 Å 정도 두께 형성하고, 상기 제3절연막(17) 상부에 제4절연막(19)을 산화막으로 50 ∼ 500 Å 정도 두께 형성한다. (도 2b)
이어서, 건식식각공정을 실시하여 상기 제2절연막(15)과 제1절연막(13)의 측벽에 제3절연막(17) 스페이서 및 제4절연막(19) 스페이서를 형성한다. (도 2c)
다음, 습식식각공정을 실시하여 상기 제4절연막(19) 스페이서를 제거함으로써 상기 제3절연막(17) 스페이서를 'ㄴ' 자 형태로 형성한다.
이때, 상기 제4절연막(19)은 불산용액 또는 비.오.이.(buffered oxide etchant, 이하 BOE 라 함)용액으로 제거한다. (도 2d)
그 다음, 건식식각공정으로 상기 소자분리영역의 노출된 반도체기판(11)을 식각하여 트렌치(21)를 형성한다.
이때, 상기 트렌치(21)는 1000 ∼ 5000 Å 정도 깊이로 형성한다.
여기서, 상기 트렌치(21)를 형성하기 위한 식각공정시 상기 반도체기판(11)과 제3절연막(17) 스페이서의 식각선택비 차이가 크기 때문에 상기 제3절연막(17) 스페이서는 소량 식각된다.
그리고, 상기 트렌치(21)가 형성되었을 때 상기 제3절연막(17) 스페이서 하부의 반도체기판(11)은 라운딩되어 경사도가 완만해진다. (도 2e)
다음, 상기 구조의 전면에 소자분리 산화막인 제5절연막(23)을 상기 제2절연막(15)이 덮힐 정도로 증착한다.
이때, 상기 제5절연막(23)은 테오스(tetra ethyl ortho silicate glass, TEOS) 또는 중온산화막(middle temperature oxide, MTO) 또는 고밀도 플라즈마 산화막이다.
그 다음, 상기 제2절연막(15)이 노출될 때까지 상기 제5절연막(23)을 CMP 공정을 사용하여 제거한다. (도 2f)
이어서, 상기 노출된 제2절연막(15)과 제3절연막(17) 스페이서는 인산용액을 사용한 습식식각방법으로 제거한다. 이때, 상기 인산용액의 온도는 150 ∼ 200 ℃ 정도이다.
다음, 상기 제1절연막(13)은 불산용액을 사용한 습식식각방법으로 제거한다 (도 2g).
상기한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 제조방법은, 트렌치를 이용한 소자분리막 제조방법에서 반도체기판 상부의 절연막의 양측벽에 질화막 및 산화막으로 형성된 2중 스페이서를 'ㄴ' 자형으로 형성한 다음, 양쪽 코너부분이 라운딩된 트렌치를 형성하여 상기 코너부분에서 전기적 특성인 컷-오프특성이 향상되고, 고집적소자의 좁은 선간거리에서 유발되는 인버스-내로우-위드쓰-이펙트를 개선할 수 있는 이점이 있다.

Claims (12)

  1. 반도체기판 상부에 제1절연막 및 제2절연막을 형성하는 공정과,
    소자분리영역으로 예정되는 반도체기판을 노출시키는 제1절연막 및 제2절연막 패턴을 형성하는 공정과,
    상기 전표면 상부에 제3절연막과 제4절연막을 형성하는 공정과,
    상기 제3절연막과 제4절연막을 전면식각하여 상기 제1절연막과 제2절연막의 식각면에 제3절연막과 제4절연막이 적층된 형태의 스페이서를 형성하는 공정과,
    상기 제4절연막을 제거하여 'ㄴ'자형의 제3절연막 스페이서를 형성하는 공정과,
    상기 노출된 반도체기판을 건식식각하여 트렌치를 형성하는 공정과,
    상기 트렌치를 매립하는 제5절연막을 형성하는 공정과,
    상기 제2절연막이 드러날 때까지 평탄화하는 공정과,
    상기 제1절연막, 2절연막 및 제3절연막 스페이서를 제거하는 공정을 포함하는 반도체소자의 소자분리막 제조방법.
  2. 청구항 1 에 있어서,
    상기 제1절연막은 30 ∼ 300 Å 정도 두께의 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  3. 청구항 1 에 있어서,
    상기 제2절연막은 500 ∼ 4000 Å 정도 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  4. 청구항 1 에 있어서,
    상기 소자분리영역으로 예정되는 부분을 노출시키는 제2절연막 제거공정은 건식식각으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  5. 청구항 1 에 있어서,
    상기 소자분리영역으로 예정되는 부분을 노출시키는 제1절연막 제거공정은 불산용액을 이용한 습식식각으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  6. 청구항 1 에 있어서,
    상기 제3절연막은 30 ∼ 300 Å 정도 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  7. 청구항 6 에 있어서,
    상기 제4절연막은 50 ∼ 500 Å 정도 두께의 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  8. 청구항 1 있어서,
    상기 제4절연막 스페이서 제거공정은 불산용액 또는 BOE 용액으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  9. 청구항 1 에 있어서,
    상기 소자분리막은 TEOS 또는 중온산화막 또는 고밀도 플라즈마 산화막으로 1000 ∼ 5000 Å 정도 두께 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  10. 청구항 9 에 있어서,
    상기 TEOS 는 오존을 이용하여 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  11. 청구항 1 에 있어서,
    상기 평탄화공정은 화학적 기계적 연마공정 또는 건식식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
  12. 청구항 1 에 있어서,
    상기 평탄화공정 후 제2절연막 제거공정은 150 ∼ 200 ℃ 정도의 인산용액으로 습식식각하는 것을 특징으로 하는 반도체소자의 소자분리막 제조방법.
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