KR100546722B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 실리콘 기판의 필드 영역에 트렌치를 형성시키고, 상기 트렌치 내의 실리콘 기판에 알곤과 같은 불활성 이온을 이온주입시키고, 상기 트렌치의 내면 상에 산화막을 증착시키고, 상기 트렌치의 측벽에 질화막의 스페이서를 형성시키고, 상기 트렌치의 노출된 실리콘 기판을 열 산화 공정에 의해 산화시킨다. 따라서, 상기 트렌치에 열 산화막이 매립된다.
따라서, 본 발명은 상기 트렌치의 매립을 위한 산화막의 증착공정이나 상기 산화막의 화학적 기계적 연마 공정을 생략하면서도 샐로우 트렌치 아이솔레이션 공정의 단순화 및 고 신뢰성을 이룰 수가 있다.
트렌치, 이온주입, 알곤, 산화막

Description

반도체 소자 제조 방법{Method For Manufacturing Semiconductor Devices}
도 1a 및 도 1b는 종래의 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 나타낸 단면 공정도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자 제조 방법에 적용된 샐로우 트렌치 아이솔레이션공정을 나타낸 단면 공정도.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정의 단순화 및 신뢰성을 이루도록 한 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 로코스(LOCOS : Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, 상기 로코스 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용 되어 왔다. 이들 기술들은 공정이 복잡할 뿐만 아니라 필드 영역의 산화막에 의한 액티브 영역으로의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.
이러한 점을 개선하기 위해 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되기 시작하였다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 필드 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 상기 실리콘 기판의 트렌치 내에만 산화막이 형성되고 상기 실리콘 기판의 액티브 영역의 표면이 노출된다.
상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.
종래의 샐로우 트렌치 아이솔레이션 공정은 도 1a에 도시된 바와 같이, 먼저, 단결정 실리콘 기판(10)의 표면 상에 버퍼 산화막(11)을 40~150Å 정도의 두께로 형성시키고, 상기 버퍼 산화막(11) 상에 하드 마스크층인 질화막(13)을 2000Å 정도의 두께로 증착시킨다. 그런 다음, 사진식각공정을 이용하여 상기 실리콘 기판(10)의 필드 영역 상의 질화막(13) 및 버퍼 산화막(11)을 제거시킴으로써 상기 필드 영역의 실리콘 기판(10)의 표면을 노출시킨다. 이어서, 상기 질화막(13)을 식각 마스크층으로 이용하여 상기 필드 영역의 실리콘 기판(10)을 예를 들어 3000Å 정도의 깊이로 식각시킨다. 따라서, 상기 실리콘 기판(10)의 필드 영역에 트렌치(15)가 형성된다.
도 1b에 도시된 바와 같이, 이후, 열 산화 공정을 이용하여 상기 트렌치(15)의 내면에 산화막(17)을 성장시킨다. 이는 상기 트렌치(15)의 내면인 식각면에서의 식각 손상을 치유함으로써 누설 전류의 증가를 억제하기 위함이다. 그런 다음, 예를 들어 화학 기상 증착 공정을 이용하여 상기 트렌치(15)의 내부와 함께 상기 질화막(13)의 표면 상에 산화막(19)을 상기 트렌치(15)의 매립을 위한 충분한 두께로 증착시킨다.
도 1c에 도시된 바와 같이, 그런 다음, 평탄화 공정, 예를 들어 화학적 기계 적 연마 공정을 이용하여 상기 산화막(19)을 연마시킴으로써 상기 질화막(13)의 표면을 노출시킨다. 이때, 상기 질화막(13) 상에 상기 산화막(19)이 잔존하는 것을 방지하도록 상기 화학적 기계적 연마 공정을 진행한다.
도 1d에 도시된 바와 같이, 그 다음에, 도 1c의 질화막(13)을 습식 식각 공정에 의해 제거시킴으로써 도 1c의 버퍼 산화막(11)을 노출시킨다. 이어서, 상기 버퍼 산화막(11)을 습식 식각 공정에 의해 제거시킴으로써 상기 실리콘 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 종래의 샐로우 트렌치 아이솔레이션 공정이 완료된다.
그런데, 종래에는 상기 트렌치(15)에 매립된 산화막(19)의 평탄화를 위해 복잡한 화학적 기계적 연마 공정을 진행하여야 하므로 샐로우 트렌치 아이솔레이션 공정이 복잡하다. 또한, 상기 산화막(19)의 매립 때, 상기 트렌치(15) 내의 산화막(19)에 보이드(void)(18)와 같은 빈 공간이 다발하므로 액티브 영역에서의 누설 전류가 증가한다. 더욱이, 상기 트렌치(15)의 하측 모서리부가 직각 형태를 이루므로 상기 하측 모서리부에서 전기적인 스트레스가 발생할 수 있다.
따라서, 본 발명의 목적은 화학적 기계적 연마 공정을 생략시킴으로써 샐로우 트렌치 아이솔레이션 공정의 단순화하는데 있다.
본 발명의 다른 목적은 보이드의 발생 없이 트렌치에 산화막을 매립시킴으로써 액티브 영역에서의 누설 전류 증가를 억제하는데 있다.
본 발명의 다른 목적은 트렌치의 상측 모서리부에서 전기적인 스트레스가 발생하는 것을 억제하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은
반도체 기판 상부에 제 1 산화 방지막을 형성하고 선택적으로 식각하여 소자분리 영역을 정의하는 단계; 상기 소자 분리 영역의 반도체 기판을 일정 깊이로 식각하여 트렌치를 형성시키는 단계; 상기 트렌치 저면의 반도체 기판에 불활성 이온을 주입시키는 단계; 상기 트렌치의 측벽에 제 2 산화 방지막을 형성시키는 단계 및 상기 반도체 기판을 열 산화하여 상기 트렌치 내에만 산화막을 형성시키는 단계를 포함하는 것을 특징으로 한다.
삭제
바람직하게는, 상기 제 1, 제 2 산화 방지막을 질화막으로 형성할 수 있다.
바람직하게는, 상기 제 1, 제 2 산화 방지막과 반도체 기판 사이에 각각 버퍼 산화막과 라이너 산화막을 형성할 수 있다.
바람직하게는, 상기 이온을 3.5E15~3.5E20 atom/cm2의 농도와 30~50 KeV의 에너지로 이온주입시킬 수가 있다.
삭제
이하, 본 발명에 의한 반도체 소자 제조 방법을 첨부된 도면을 참조하여 상 세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자 제조 방법에 적용된 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판, 예를 들어 단결정 실리콘 기판(10)의 전면 상에 버퍼 산화막(11)을 형성시킨다. 이를 좀 더 상세히 언급하면, 상기 실리콘 기판(10)의 전면 상에 고온 열 산화 공정에 의해 버퍼 산화막(11)을 40∼150Å의 두께로 성장시킨다. 이어서, 상기 버퍼 산화막(11) 상에 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정에 의해 하드 마스크층인 질화막(13)을 2000Å 정도의 두께로 적층시킨다. 상기 버퍼 산화막(11)은 상기 실리콘 기판(10)과 질화막(13)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(13)은 트렌치(25)의 형성 때 식각 마스크층으로서 사용된다. 또한, 상기 질화막(13)은 실리콘 기판(10)과 같은 반도체 기판의 열 산화 공정에 의해 산화 방지막의 역할을 한다.
그런 다음, 상기 실리콘 기판(10)의 필드 영역 상에 감광막(21)의 개구부(22)가 위치하도록 상기 질화막(13) 상에 상기 감광막(21)의 패턴을 형성시킨다. 이어서, 상기 감광막(21)의 패턴을 식각 마스크로 이용하여 상기 개구부(22) 내의 질화막(13)과 버퍼 산화막(11)을 건식 식각 공정, 예를 들어 반응성 이온 에칭(Reactive Ion Etching: RIE) 공정에 의해 완전히 식각시키고 나서 계속하여 상기 실리콘 기판(10)의 필드 영역을 트렌치(25)를 위한 깊이로 식각시킨다.
이때, 상기 트렌치(25)는 종래의 샐로우 트렌치 아이솔레이션 공정에서 형성하는 트렌치의 깊이, 즉 3000Å 정도의 깊이보다 얕은 깊이로 형성한다. 여기서, 상기 트렌치(25)의 깊이가 1500~2500Å이다.
도 2b를 참조하면, 이후, 상기 감광막(21)의 패턴을 이온주입 마스크층으로 사용하여 상기 트렌치(25)의 저면에 소정의 이온, 예를 들어 알곤(Ar)과 같은 불활성 이온을 이온주입시킨다. 따라서, 상기 트렌치(25)의 저면으로부터 하측으로 소정의 깊이의 실리콘 기판(10)에 이온주입층(27)이 형성된다. 이는 도 2e의 산화 공정을 진행할 때, 상기 트렌치(25) 아래의 실리콘(Si)과 산소(O)가 반응하기 쉬운 상태로 변화시켜주기 위함이다. 여기서, 상기 알곤(Ar)의 이온주입 에너지는 30~50 KeV이고, 이온주입 농도는 3.5E15~3.5E20 atoms/cm2 이다.
도 2c를 참조하면, 그 다음에, 도 2b의 감광막(21)의 패턴을 제거시키고 나서 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 트렌치(25)의 내면 뿐만 아니라 상기 질화막(13)의 표면 상에 라이너 산화막(31), 예를 들어 TEOS막을 100~150Å의 두께로 증착시킨다. 이어서, 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 라이너 산화막(31) 상에 질화막(33)을 500~1000Å의 두께로 증착시킨다.
도 2d를 참조하면, 그런 다음, 상기 질화막(33)을 예를 들어 에치백(etch back) 공정에 의해 처리함으로써 상기 트렌치(25)의 양 측벽에 상기 질화막(33)으로 이루어진 스페이서(35)를 형성시킨다. 이때, 상기 질화막(13)과 상기 트렌치(25) 내의 라이너 산화막(31)이 노출된다. 이어서, 식각 공정 또는 세정 공정을 이용하여 상기 노출된 라이너 산화막(31)을 모두 제거시킴으로써 상기 질화막(13)의 상부면과 상기 트렌치(25) 내의 실리콘 기판(10)의 표면 노출시킨다.
도 2e를 참조하면, 열 산화 공정을 이용하여 상기 트렌치(25) 내의 노출된 실리콘 기판(10)을 산화시킴으로써 상기 트렌치(25)의 매립을 위한 열 산화막(37)을 성장시킨다. 이때, 상기 트렌치(25)의 저면 아래에 도 2d의 이온주입층(27)이 위치하고 있기 때문에 상기 트렌치(25) 아래의 실리콘(Si)과 산소(O)가 반응하기 쉬운 상태이다. 따라서, 상기 트렌치(25) 아래의 실리콘은 베어(bare) 상태의 실리콘 기판에서의 실리콘 산화율보다 7~8배 정도 높은 산화율로 산화된다. 이에 반하여, 상기 트렌치(25)의 측벽에 산화 방지막의 역할을 하는 질화막 재질의 스페이서(35)가 위치하므로 상기 트렌치(25)의 측벽은 산화되지 않는다.
이러한 점을 고려하여 상기 열 산화 공정을 베어 실리콘 기판에서 산화막을 150~300Å의 두께로 성장시킬 수 있는 공정 조건에서 진행하면, 상기 열 산화막(37)이 상기 트렌치(25)의 저면에서 상, 하 방향으로 각각 1500Å 정도의 두께로 성장한다. 이때, 상기 열 산화막(37)이 상기 트렌치(25)를 완전히 매립시킨다. 또한, 상기 열 산화막(37)의 저면부가 라운딩(rounding) 형상을 이루고 상기 열 산화막(37)의 상부면이 상당히 평탄화를 이룬다.
따라서, 본 발명은 종래와 달리 트렌치의 매립을 위한 산화막의 증착공정 및 화학적 기계적 연마 공정과 같은 평탄화 공정을 진행하지 않고도 상기 트렌치(25)에 열 산화막(37)을 매립시킬 수가 있으므로 샐로우 트렌치 아이솔레이션 공정을 단순화시킬 수가 있다. 또한, 상기 열 산화막(37)의 저면부가 라운딩 형상을 이루므로 상기 트렌치(25)의 하측 모서리부에서의 전기적인 스트레스를 저감시킬 수가 있다. 상기 열 산화막(37)을 열 산화 공정에 의해 형성시키므로 상기 트렌치(25) 내의 열 산화막(37)에 보이드가 생성되는 것을 방지할 수 있고 나아가 액티브 영역의 누설 전류 증가를 억제시킬 수가 있다. 상기 화학적 기계적 연마 공정을 이용하지 않으므로 화학적 기계적 연마에 의한 열 산화막(37)의 손상을 방지할 수 있다. 상기 트렌치(25)의 측벽에 질화막 재질의 스페이서(35)를 형성시키므로 상기 실리콘 기판(10)의 콘택 영역을 노출시키기 위한 콘택홀 식각 공정 때에 콘택홀 패턴의 부정합이 발생하는 경우에도 상기 열 산화막(37)의 손상을 방지할 수 있다.
따라서, 본 발명은 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시킬 수가 있고, 반도체 소자의 수율을 향상시킬 수가 있다..
도 2f를 참조하면, 마지막으로, 도 2e의 질화막(13) 및 버퍼 산화막(11)을 예를 들어 습식 식각 공정에 의해 순차적으로 식각시킴으로써 상기 실리콘 기판(10)의 액티브 영역의 표면을 노출시킨다. 따라서, 본 발명의 샐로우 트렌치 아이솔레이션 공정이 완료된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 제조 방법은 실리콘 기판의 필드 영역에 트렌치를 형성시키고, 상기 트렌치 내의 실리콘 기판에 알곤과 같은 불활성 이온을 이온주입시키고, 상기 트렌치의 내면 상에 산화막 을 증착시키고, 상기 트렌치의 측벽에 질화막의 스페이서를 형성시키고, 상기 트렌치의 노출된 실리콘 기판을 열 산화 공정에 의해 산화시킨다. 따라서, 상기 트렌치에 열 산화막이 매립된다.
따라서, 본 발명은 상기 트렌치의 매립을 위한 산화막의 증착공정 및 상기 산화막의 화학적 기계적 연마 공정을 생략하면서도 샐로우 트렌치 아이솔레이션 공정의 단순화 및 고 신뢰성을 이룰 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (5)

  1. 반도체 기판 상부에 제 1 산화 방지막을 형성하고 선택적으로 식각하여 소자분리 영역을 정의하는 단계;
    상기 소자 분리 영역의 반도체 기판을 일정 깊이로 식각하여 트렌치를 형성시키는 단계;
    상기 트렌치 저면의 반도체 기판에 불활성 이온을 주입시키는 단계;
    상기 트렌치의 측벽에 제 2 산화 방지막을 형성시키는 단계; 및
    상기 반도체 기판을 열 산화하여 상기 트렌치 내에만 산화막을 형성시키는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 산화 방지막을 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서, 상기 제 1, 제 2 산화 방지막과 반도체 기판 사이에 각각 버퍼 산화막과 라이너 산화막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 2 산화 방지막을 형성하는 단계 이전 또는 이후에 상기 트렌치 내의 반도체 기판에 불활성 이온을 주입시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서, 상기 이온을 3.5E15~3.5E20 atom/cm2의 농도와 30~50 KeV의 에너지로 이온주입시키는 것을 특징으로 하는 반도체 소자 제조 방법.
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