KR100459691B1 - 반도체 장치의 트랜치 소자 분리 방법 - Google Patents

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Abstract

본 발명의 반도체 장치의 트랜치 소자 분리 방법은 반도체 기판 상에 소자분리영역을 한정하기 위한 액티브 질화막을 형성하는 단계를 포함한다. 상기 액티브 질화막을 마스크로 상기 반도체 기판을 식각하여 트랜치를 형성한 후 상기 트랜치의 바닥 및 측벽에 라이너 질화막을 형성한다. 상기 라이너 질화막 및 트랜치가 형성된 반도체 기판의 전면에 고밀도 플라즈마 화학기상증착법(high density plasma CVD)방법에 의하여 상기 트랜치의 상부 모서리와 상기 트랜치의 상부 모서리 상에 형성된 라이너 질화막을 식각해내면서 상기 트랜치를 매몰하는 매몰 산화막을 형성한다. 상기 고밀도 플라즈마 화학기상증착법에 의한 매몰 산화막의 형성시 증착속도와 식각 속도의 비를 3.0 이하로 한다. 상기 매몰 산화막이 형성된 반도체 기판의 전면에 평탄화용 캡핑 절연막을 형성한 후 상기 캡핑 절연막과 매몰 산화막을 연마하여 평탄화시킨다. 상기 소자분리용으로 이용된 액티브 질화막을 리세스 영역 형성 없이 제거한다. 본 발명은 고밀도 플라즈마 CVD법을 이용하여 라이너 질화막을 절단 및 매몰시켜 후속공정에서 리세스 영역이 형성되지 않아 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 억제할 수 있다.

Description

반도체 장치의 트랜치 소자 분리 방법
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로, 특히 반도체 장치의 트랜치 소자 분리 방법에 관한 것이다.
일반적으로, 반도체장치의 소자 분리 방법으로써 널리 이용되는 선택적 산화에 의한 소자분리(LOCal Oxidation of Silicon; 이하, "LOCOS"라 칭함)법은 측면산화에 의한 버즈비크(Bird's beak) 현상, 버퍼층의 응력에 의한 실리콘 기판의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체 장치의 전기적 특성 향상 및 고집적화 추세에 난점이 되고 있다.
이러한 LOCOS법의 문제점을 개선하기 위한 방법의 하나로 트랜치 소자분리법이 제안되었다. 상기 트랜치 소자분리법은 도 1과 같이 반도체 기판(1)을 식각하여 트랜치(3)를 형성한 후 트랜치(3)에 절연막으로 매몰 산화막(5)을 매립함으로써 소자분리를 하게 된다. 그런데, 상기 상기 트랜치 소자분리법은 트랜치(3)를 채우기 전에 상기 트랜치(3)의 측벽 및 바닥에 산화막(4)을 형성한 후 상기 매몰 산화막(5) 상에 포함된 금속성 불순물의 확산을 막기 위하여 라이너 질화막(7)을 형성한다.
그러나, 상기 라이너 질화막(7)의 두께가 50Å 이상이 되면, 액티브 질화막(도시 안됨)을 습식식각하는 공정 및 후속 세정에서 라이너 질화(7)의 드러난 부분이 식각되어 도 1의 화살표로 도시된 바와 같은 리세스 영역이 형성된다. 상기 리세스 영역은 후속의 게이트 전극(도시 안됨) 형성 후 액티브 영역 끝의 모서리가 첨점을 이루게 하여 모스 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 미치게 된다. 더욱이, 상기 라이너 질화막(7)의 두께를 50Å 이하로 하려면 세밀한 공정 조건의 설정 등 어려움이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 라이너 질화막의 상부 부분에 리세스 영역이 형성되지 않아 전기적 특성을 향상시킬 수 있는 반도체 장치의 트랜치 소자 분리 방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 반도체 장치의 트랜치 소자 분리 방법을 설명하기 위하여 도시한 단면도이다.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 트랜치 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 트랜치 소자 분리 방법은 반도체 기판 상에 소자분리영역을 한정하기 위한 액티브 질화막을 형성하는 단계를 포함한다. 상기 액티브 질화막을 마스크로 상기 반도체 기판을 식각하여 트랜치를 형성한 후 상기 트랜치의 바닥 및 측벽에 라이너 질화막을 형성한다. 상기 라이너 질화막을 형성하기 전에 상기 트랜치의 바닥 및 측벽에 산화막을 더 형성할 수 있다. 상기 라이너 질화막 및 트랜치가 형성된 반도체 기판의 전면에 고밀도 플라즈마 화학기상증착법(high density plasma CVD)방법에 의하여 상기 트랜치의 상부 모서리와 상기 트랜치의 상부 모서리 상에 형성된 라이너 질화막을 식각해내면서 상기 트랜치를 매몰하는 매몰 산화막을 형성한다. 상기 고밀도 플라즈마 화학기상증착법에 의한 매몰 산화막의 형성시 증착속도와 식각 속도의 비를 3.0 이하로 한다. 상기 매몰 산화막이 형성된 반도체 기판의 전면에 평탄화용 캡핑 절연막을 형성한 후 상기 캡핑 절연막과 매몰 산화막을 연마하여 평탄화시킨다. 상기 소자분리용으로 이용된 액티브 질화막을 리세스 영역 형성 없이 제거한다.
본 발명의 반도체 장치의 트랜치 소자 분리 방법에 의하면, 고밀도 플라즈마 CVD법을 이용하여 라이너 질화막을 절단 및 매몰시켜 후속공정에서 리세스 영역이 형성되지 않아 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 억제할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2 내지 도 6은 본 발명에 의한 반도체 장치의 트랜치 소자 분리 방법을 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판으로써 실리콘 기판(11)에 패드 산화막(12) 및 액티브 질화막(13)을 형성한 후 이를 마스크로 하여 소자 분리를 위한 트랜치(15)를 형성한다. 이어서, 상기 트랜치(15)가 형성된 실리콘 기판(11)을 산화시켜 상기 트랜치(15)의 내벽에 산화막(17)을 형성한다. 이렇게 되면, 소자분리를 위한 영역(트랜치 영역) 이외는 액티브 질화막(13)이 덮여있고, 트랜치(15) 내벽에는 측벽 산화에 의한 산화막(17)이 형성되어 있다.
계속하여, 상기 트랜치(15) 내벽에 형성된 산화막(17)의 표면, 패드 산화막(12)의 측면 및 상기 액티브 질화막(13) 측면 및 표면 상에 라이너 질화막(19)을 형성한다. 다시 말하면, 실리콘 기판(11)의 전면에 라이너 질화막(19)을 형성한다. 상기 라이너 질화막(19)은 저압화학기상증착법(low pressure chemical vapor deposition: LPCVD )또는 플라즈마 인핸스트 화학기상증착법(plasma enhanced chemical vapor deposition: PECVD)에 의하여 형성한다. 상기 라이너 질화막(19)의 두께는 상술한 바와 같이 리세스 영역이 형성되지 않도록 50Å 이하로 하여야 하지만, 본 발명에서는 50Å 이상이어도 무방하고 바람직하게는 50∼ 150Å으로 한다.
도 3을 참조하면, 상기 트랜치(15) 및 라이너 질화막(19)이 형성된 실리콘 기판(11)의 전면에 상기 트랜치(15)를 매립하도록 고밀도 플라즈마 CVD법(high density plasma CVD, 이하 HDP CVD법이라 함)방법을 이용하여 매몰 산화막(21)을 형성한다. 이때, 소오스 가스로는 Ar, SiH4및 O2를 이용한다.
상기 매몰 산화막 형성(21)에 이용된 HDP CVD 방법은 PECVD 방법보다 높은 이온화효율을 갖도록 전기장과 자기장을 인가하여 높은 밀도의 플라즈마 이온을 형성하여 소오스 가스를 분해하여 증착하는 방식이다. 또한, 높은 플라즈마 이온 밀도와 동시에 RF 바이어스를 증착중에 인가함으로써 증착과 스퍼터 식각이 인시츄로 진행될 수 있는 특징을 가지고 있다. 따라서, 이러한 증착 및 식각의 동시 진행 특성을 이용하여 식각속도를 높여가면 어느 정도 이상에서는 매몰 산화막(21) 증착시에 패턴의 모서리 첨점 부분들이 식각되도록(깍여나가도록) 할 수 있다.
본 실시예에서, 상기 매몰 산화막(21)을 증착하는 공정 조건은 높은 스퍼터 식각 속도와 낮은 증착속도를 갖도록 상기 증착속도와 스퍼터 식각 속도의 비를 3.0 이하로 낮추도록 한다. 이렇게 되면, 스퍼터 식각에 의해 액티브 질화막(13)의 모서리가 식각되어지고(깍여나가고) 동시에 측벽 산화막(17) 위에서 형성된 라이너질화막(19)의 일부가 식각되어 진다. 이에 따라, 트랜치(15) 속의 라이너 질화막(19)이 액티브 질화막(13)과 단절된 채 매몰 산화막(21) 속에 묻히게 된다. 상기 매몰 산화막(21)의 증착량은 최소한 라이너 질화막(19)을 단절시킬 만큼은 되어야 하며, 최대로 액티브 질화막(13)의 중간 높이 이하까지 이르는 두께로 증착한다.
도 4를 참조하면, 상기 매몰 산화막(21)이 형성된 실리콘 기판(11)의 전면에 평탄화용 캡핑 절연막(23)을 형성하여 후속의 화학기계적연마(chemical mechanical polishing: CMP)후에 양호한 평탄도를 나타낼 수 있도록 한다. 본 실시예에서, 상기 캡핑 절연막(23)은 산화막으로 형성하며, 상압 화학기상증착법(atmospheric pressure CVD, 이하, "APCVD"법이라 함) 또는 PECVD 방법에 의하여 형성한다.
도 5를 참조하여, 상기 캡핑 절연막(23)과 매몰 산화막(21)을 CMP방법에 의하여 연마하여 액티브 질화막(21)이 드러나도록 한다.
도 6을 참조하여, 습식식각방법에 의하여 액티브 질화막(13)을 제거한다. 이렇게 되면, 라이너 질화막(19)이 매몰 산화막(21)에 의하여 가려져 있어 리세스 영역을 형성하지 않으므로 종래와 다르게 액티브 영역에 첨점이 생기지 않는 트랜치 소자 분리 형성 공정이 완료된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 트랜치 소자 분리 방법은 HDP-CVD을 이용하여 트랜치에 매몰 산화막을 매몰하면서 라이너 질화막을 절단 및 매몰시켜 후속공정에서 리세스 영역이 형성되지 않는다. 이렇게 되면, 본 발명은 트랜지스터 소자의 험프(Hump) 발생 등 전기적으로 나쁜 영향을 억제할 수 있다. 더욱이, 본 발명은 라이너 질화막의 두께를 50Å 이하로 하지 않아도 되기 때문에 공정을 용이하게 진행할 수 있다.

Claims (7)

  1. 반도체 기판 상에 소자분리영역을 한정하기 위한 액티브 질화막을 형성하는 단계;
    상기 액티브 질화막을 마스크로 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계;
    상기 트랜치의 바닥 및 측벽에 라이너 질화막을 형성하는 단계;
    상기 라이너 질화막 및 트랜치가 형성된 반도체 기판의 전면에 고밀도 플라즈마 화학기상증착법(high density plasma CVD)방법에 의하여 상기 트랜치의 상부 모서리와 상기 트랜치의 상부 모서리 상에 형성된 라이너 질화막을 식각해내면서 상기 트랜치를 매몰하는 매몰 산화막을 형성하는 단계;
    상기 매몰 산화막이 형성된 반도체 기판의 전면에 평탄화용 캡핑 절연막을 형성하는 단계;
    상기 캡핑 절연막과 매몰 산화막을 연마하여 평탄화시키는 단계; 및
    상기 소자분리용으로 이용된 액티브 질화막을 리세스 영역 형성 없이 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 트랜치 소자 분리 방법.
  2. 제1항에 있어서, 상기 라이너 질화막을 형성하기 전에 상기 트랜치의 바닥 및 측벽에 산화막을 더 형성하는 것을 특징으로 하는 반도체 장치의 트랜치 소자 분리 방법.
  3. 제1항에 있어서, 상기 라이너 질화막은 50∼150Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 트랜치 소자 분리 방법.
  4. 제1항에 있어서, 상기 고밀도 플라즈마 화학기상증착법에 의한 매몰 산화막의 형성시 증착속도와 식각 속도의 비를 3.0 이하로 하는 것을 특징으로 하는 반도체 장치의 트랜치 소자 분리 방법.
  5. 제1항에 있어서, 상기 라이너 질화막은 저압화학기상증착법(LPCVD) 또는 플라즈마 인핸스트 화학기상증착법(PECVD)에 의하여 형성하는 것을 특징으로 하는 반도체 장치의 트랜치 소자 분리 방법.
  6. 제1항에 있어서, 상기 캡핑 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 트랜치 소자 분리 방법.
  7. 제6항에 있어서, 상기 캡핑 절연막은 상압화학기상증착법(APCVD) 또는 플라즈마 인핸스트 화학기상증착법(PECVD)에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 트랜치 소자 분리 방법.
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