KR100389929B1 - 트렌치 소자분리막을 구비하는 ｓｏｉ 소자 및 그 제조 방법 - Google Patents

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Abstract

트렌치 소자분리막을 구비하는 SOI 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 SOI 소자는 베이스층, 매몰산화막 및 반도체층을 포함하는 기판, 및 반도체층의 활성 영역을 한정하는 트렌치에 형성된 소자분리막을 포함한다. 트렌치는 반도체층의 두께보다 작은 깊이의 제1 영역과 반도체층의 두께와 동일한 깊이의 제2 영역을 갖는다. 소자분리막은 트렌치의 내벽 및 바닥에 순차적으로 형성된 산화막, 질화막 라이너 및 트렌치를 완전히 매립하는 절연막을 포함한다.

Description

트렌치 소자분리막을 구비하는 ＳＯＩ 소자 및 그 제조 방법{SOI device having trench isolation and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 SOI(Silicon On Insulator) 기판을 이용한 반도체 소자(이하 "SOI 소자") 및 그 제조 방법에 관한 것이다.
일반적인 벌크 실리콘 기판과는 달리, SOI 기판은 지지수단인 베이스층과 매몰산화막(buried oxide) 및 소자가 형성될 반도체층의 적층구조를 갖는다. 이러한 SOI 기판에 집적된 SOI 소자는 매몰산화막에 의해 완전한 소자분리를 이룰 수 있고, 특히 접합 커패시턴스를 감소시킬 수 있기 때문에 저전력화 및 고속화의 이점이 있다. 반도체 소자의 고성능화가 진행됨에 따라, SOI 소자의 활용 범위는 점차 확대되고 있다.
도 1 및 도 2a 내지 도 2e를 참조하여 종래기술을 설명하기로 한다. 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 종래 트렌치 소자분리막을 구비하는 SOI 소자 및 그 제조 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 베이스층(10)과 매몰산화막(15) 및 반도체층(20)을 포함하는 기판(30)이 제공된다. 상기 반도체층(20)의 활성 영역을 한정하면서 상기 매몰산화막(15)을 노출시키는 트렌치(A)를 형성한다. 다음에 상기 트렌치(A)의 내벽과 바닥에 열산화막(32) 및 질화막 라이너(35)를 순차적으로 형성한 후, 상기트렌치(A)를 완전히 매립하는 절연막(37)을 형성한다. 이로써, 상기 열산화막(32), 질화막 라이너(35) 및 절연막(37)을 포함하는 소자분리막(40)이 형성된다. 도 1에서 보는 바와 같이, 상기 소자분리막(40)의 바닥은 상기 매몰산화막(15)에 접하여 있으므로 딥(deep) 소자분리막이라 할 수 있다.
상기 활성 영역에 게이트 절연막(75)을 개재시켜 게이트 전극(80)을 형성한 다음, 상기 게이트 전극(80) 양측에 소스/드레인 영역(90)을 형성한다. 상기 소자분리막(40)과 마찬가지로 상기 소스/드레인 영역(90)도 그 바닥이 상기 매몰산화막(15)에 접하도록 형성할 수 있다. 이에 따라, 상기 활성 영역에 형성되는 트랜지스터는 상기 소자분리막(40)과 매몰산화막(15)에 둘러싸여 완전한 소자분리를 이룰 수 있고 접합 커패시턴스가 감소된다. 그러므로, 딥 소자분리막을 구비하는 SOI 소자는 고속 소자에 적합한 특성을 갖게 되는 장점이 있다.
그런데, 상기 열산화막(32)을 형성할 때에 상기 반도체층(20)과 매몰산화막(15)의 계면에 산소 원자가 침투되어 산화반응을 일으키기 쉽다. 이로 인해, 상기 반도체층(20)과 매몰산화막(15)의 계면이 들뜨게 되면 상기 반도체층(20)이 벤딩(bending)되는 문제가 있다. 상기 반도체층(20)이 벤딩되면 전위(dislocation) 결함이 발생되어 누설전류 증가 원인이 될 수 있다.
그리고, 도 1에서와 같이 딥 소자분리막을 갖는 SOI 소자에서는 벌크 실리콘 기판을 이용한 소자에서와는 달리, 몸체(body) 즉, 상기 반도체층(20)이 전기적으로 부동(floating)되어 있다. 따라서, 소자 작동시 채널 영역의 하부에 전하가 축적된다. 축적된 전하는 기생 바이폴라-유도 브레이크다운(parasitic bipolar-induced breakdown) 및 랫치업(latch-up) 등과 같은 현상을 유발시키므로 SOI 소자의 동작 특성을 불안정하게 만드는 문제점이 있다. 이러한 문제점을 부동 몸체 효과(floating body effect)라 한다.
부동 몸체 효과를 제거하기 위하여, 소자분리막의 바닥이 매몰산화막에 접하지 않도록 소자분리막을 얕게 형성하고, 상기 소자분리막 하부의 반도체층에 몸체 콘택(body contact)을 형성하여 소정의 전압을 인가하는 SOI 소자가 제안된 바 있다. 이러한 소자분리막은 상기 딥 소자분리막에 비하여 쉘로우(shallow) 소자분리막이라 할 수 있다. 그런데, 이러한 쉘로우 소자분리막을 갖는 SOI 소자는 동작 특성이 안정되는 대신, 전압이 인가되는 반도체층과 소스/드레인 영역간에 접합부가 형성되어 접합 커패시턴스가 증가한다는 문제점을 갖는다.
따라서, 최근에는 딥 소자분리막과 쉘로우 소자분리막의 장점을 살릴 수 있도록, 하나의 트렌치가 서로 다른 두 깊이를 갖는 듀얼 트렌치 구조의 소자분리막을 형성하는 방법에 대한 연구가 진행중이다.
도 2a 내지 도 2e는 종래 듀얼 트렌치 구조의 소자분리막을 구비하는 SOI 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
먼저 도 2a를 참조하면, 베이스층(10)과 매몰산화막(15) 및 반도체층(20)을 포함하는 기판(30)이 제공된다. 상기 반도체층(20) 상에 상기 반도체층(20)의 활성 영역을 한정하는 소자분리 예정 영역을 노출시키도록 패드산화막(35) 및 질화막(40)으로 이루어진 마스크패턴(42)을 형성한다. 다음에, 상기 마스크패턴(42)을 식각 마스크로 하여 상기 반도체층(20)을 식각함으로써 상기 반도체층(20) 내에 쉘로우 트렌치(B)를 형성한다. 상기 쉘로우 트렌치(B)의 내벽과 바닥에 열산화막(32)을 형성한 다음, 상기 열산화막(32)이 형성된 결과물 상에 상기 쉘로우 트렌치(B)의 일측 바닥을 노출시키는 감광막 패턴(50)을 형성한다.
도 2b를 참조하면, 상기 감광막 패턴(50)을 식각 마스크로 하여 상기 열산화막(32) 및 반도체층(20)을 식각함으로써 상기 매몰산화막(15)을 노출시키는 딥 트렌치(C)를 형성한다. 이 때, 상기 쉘로우 트렌치(B)의 일측 내벽에 형성된 열산화막(32) 부분도 식각됨으로써, 상기 반도체층(20)의 측벽이 드러난다. 이로써, 서로 다른 깊이를 갖는 쉘로우 트렌치(B) 및 딥 트렌치(C)로 이루어지는 듀얼 트렌치(D)가 형성된다. 다음에, 상기 감광막 패턴(50)을 애슁(ashing)하여 제거한다.
도 2c를 참조하면, 도 2b의 결과물 상에 질화막 라이너(60)를 형성하고, 상기 듀얼 트렌치(D)를 완전히 매립하는 절연막(65)을 형성한다. 이어서, 상기 절연막(65)이 형성된 결과물의 상면을 평탄화하여 상기 질화막(40)의 상면을 노출시킨다. 상기 평탄화하는 단계를 CMP(Chemical Mechanical Polishing)법에 의하여 수행할 경우, 막질에 따른 연마율의 차이 때문에 상기 절연막(65)의 상면이 상기 질화막(40)의 상면보다 약간 낮을 수 있다.
도 2d를 참조하면, 상기 질화막(40)을 제거하여 상기 패드산화막(35)을 노출시킨다. 그런데 이 때, 상기 질화막 라이너(60)의 일부도 제거되어 상기 반도체층(20)과 절연막(65) 사이의 상기 반도체층(20) 표면에 그루브(G)가 형성된다.
도 2e를 참조하면, 상기 패드산화막(35)까지 제거하여 상기 반도체층(20)의상면을 노출시킨다. 이로써, 상기 듀얼 트렌치(D) 내에 열산화막(32), 질화막 라이너(60) 및 절연막(65)을 포함하는 소자분리막(70)이 형성된다. 이후에는 통상의 방법대로 상기 활성 영역에 트랜지스터를 형성하여 SOI 소자를 제조한다.
도 2e에서 보듯, 상기 소자분리막(70)의 바닥은 단차를 갖는다. 상기 소자분리막(70)에서 딥 트렌치(C) 부분은 상기 매몰산화막(15)에 접하여 형성되므로, 접합 커패시턴스를 감소시킬 수 있다. 상기 소자분리막(70)에서 쉘로우 트렌치(B) 부분은 상기 매몰산화막(15)에 접하지 않게 형성되므로, 상기 반도체층(20)에 몸체 콘택을 형성하여 상기 반도체층(20)에 소정의 전압을 인가하면 부동 몸체 효과를 방지할 수 있다.
그런데, 상기 반도체층(20)과 절연막(65) 사이의 상기 반도체층(20) 표면, 즉 상기 반도체층(20)과 소자분리막(70) 사이의 상기 반도체층(20) 표면에는 상기 그루브(G)가 여전히 존재한다. 소자분리막의 에지를 따라 그루브가 형성되면, 기생 트랜지스터가 형성되므로 SOI 소자의 전류-전압 곡선에서 SOI 소자가 마치 두 개의 문턱전압(threshold voltage)을 갖는 것처럼 보이는 험프(hump) 현상이 야기된다. 결국, SOI 소자의 동작 전압을 한정할 수 없는 문제를 일으킨다. 뿐만 아니라, 상기 SOI 소자의 게이트 절연막이 열화되는 불량이 발생한다.
다른 문제점은 도 2c를 참조하여 설명한 바와 같이, 상기 질화막 라이너(60)가 상기 딥 트렌치(C)에 의하여 노출된 상기 반도체층(20)의 측벽에 직접 접하여 형성된다는 것이다. 상기 질화막 라이너(60)와 상기 반도체층(20)은 열팽창 계수를 포함한 여러 물성에서 차이가 있다. 따라서, 상기 반도체층(20)에 직접 접하여형성된 상기 질화막 라이너(60)는 상기 반도체층(20)에 기계적 응력을 가하게 된다. 이로 인해, 상기 반도체층(20)에 다수의 결함이 유발되고 이는 SOI 소자의 특성을 악화시키는 문제가 있다.
상기 질화막 라이너(60)가 상기 반도체층(20)에 직접 접하는 것을 방지하기 위하여, 상기 질화막 라이너(60)와 반도체층(20) 사이에 이들의 중간 정도의 물성을 갖는 막, 예를 들어 산화막을 더 형성할 수 있다. 상기 딥 트렌치(C)가 상기 매몰산화막(15)을 노출시키도록 형성되는 점을 감안하면, 산화막을 더 형성하는 경우에 도 1을 참조하여 설명한 바와 같이 상기 반도체층(20)과 매몰산화막(15)의 계면이 들떠서 상기 반도체층(20)이 벤딩되는 문제를 해결하여야 한다.
본 발명이 이루고자 하는 기술적 과제는 접합 커패시턴스가 작고 동작 특성이 안정적인 SOI 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 기판의 반도체층과 소자분리막 사이의 상기 반도체층 표면에 그루브가 형성되는 것을 방지하여 게이트 절연막이 열화되는 불량이 감소된 SOI 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체층이 벤딩되는 문제 없이 소자분리막을 형성하여 SOI 소자를 제조하는 방법을 제공하는 것이다.
도 1은 종래 트렌치 소자분리막을 구비하는 SOI 소자 및 그 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 도 2e는 종래 듀얼 트렌치 구조의 소자분리막을 구비하는 SOI 소자 및 그 제조 방법을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 개략적인 레이아웃이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a는 도 3의 a-a' 단면에 대응하는 단면도로서, 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 도면들이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b는 도 3의 b-b' 단면에 대응하는 단면도로서, 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 나타낸 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 베이스층, 115 : 매몰산화막, 120 : 반도체층,
T : 듀얼 트렌치, 145 : 산화막, 155 : 산화막 라이너,
160 : 질화막 라이너, 165 : 절연막, 170 : 소자분리막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 베이스층, 매몰산화막 및 반도체층을 포함하는 기판, 및 상기 반도체층의 활성 영역을 한정하는 트렌치에 형성된 소자분리막을 포함한다. 상기 트렌치는 상기 반도체층의 두께보다 작은 깊이의 제1 영역과 상기 반도체층의 두께와 동일한 깊이의 제2 영역을 갖는다. 상기 소자분리막은 상기 트렌치의 내벽 및 바닥에 순차적으로 형성된 산화막, 질화막 라이너 및 상기 트렌치를 완전히 매립하는 절연막을 포함한다.
본 발명에 따른 반도체 소자에 있어서, 상기 산화막은 상기 제1 영역에서의 두께가 상기 제2 영역에서의 두께보다 클 수 있다. 예를 들어, 상기 산화막은 상기 제1 영역에서의 두께가 상기 제2 영역에서의 두께보다 1~50nm 클 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 베이스층, 매몰산화막 및 반도체층을 포함하는 기판이 제공된다. 상기 반도체층의 활성 영역을 한정하도록 상기 반도체층의 두께보다 작은 깊이의 제1 영역과 상기 반도체층의 두께와 동일한 깊이의 제2 영역을 갖는 트렌치를 형성한다. 상기 트렌치의 내벽과 바닥에 산화막 라이너, 질화막 라이너 및 상기 트렌치를 완전히 매립하는 절연막을 순차적으로 형성하여 소자분리막을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 상기 트렌치를 형성하는 단계는 상기 반도체층 내에 제1 트렌치를 형성하는 단계, 상기 제1 트렌치의 내벽과 바닥에 산화막을 형성하는 단계, 및 상기 산화막이 형성된 제1 트렌치의 일측 바닥에 상기 매몰산화막을 노출시키는 제2 트렌치를 형성하는 단계를 포함할 수 있다. 여기서, 상기 산화막을 형성하는 단계는 열산화법에 의하여 행하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조 방법에 있어서, 상기 산화막 라이너를형성하는 단계는 CVD(Chemical Vapor Deposition)법에 의하여 행하는 것이 바람직하다. 더욱 바람직하게는, LP(Low Pressure)-CVD법에 의하여 행한다. 여기서, 상기 산화막 라이너를 형성하는 단계의 온도는 650~750℃인 것이 바람직하다.
본 발명에 따른 바람직한 실시예에서는, 베이스층, 매몰산화막 및 반도체층을 포함하는 기판이 제공된다. 상기 반도체층상에 패드산화막 및 질화막을 순차적으로 형성한 다음, 상기 반도체층상의 활성 영역을 한정하는 소자분리 예정 영역이 노출되도록 상기 패드산화막 및 질화막을 패터닝한다. 상기 반도체층 내에 제1 트렌치가 형성되도록 상기 패터닝된 패드산화막 및 질화막을 식각 마스크로 하여 상기 반도체층을 식각한다. 상기 제1 트렌치가 형성된 결과물을 산소를 포함한 가스 분위기에서 열처리하여 상기 제1 트렌치의 바닥과 내벽에 열산화막을 형성한다. 상기 열산화막이 형성된 결과물 상에 상기 제1 트렌치의 일측 바닥을 노출시키는 감광막 패턴을 형성한다. 상기 매몰산화막을 노출시키는 제2 트렌치가 형성되도록 상기 감광막 패턴을 식각 마스크로 하여 상기 열산화막 및 반도체층을 식각한 다음, 상기 감광막 패턴을 제거한다. 상기 제2 트렌치가 형성된 결과물 상에 LP-CVD법에 의하여 산화막 라이너를 형성하고, 이어서 상기 산화막 라이너가 형성된 결과물 상에 질화막 라이너 및 상기 제1 및 제2 트렌치를 완전히 매립하는 절연막을 형성한다. 상기 패터닝된 질화막의 상면이 노출되도록 상기 절연막이 형성된 결과물의 상면을 CMP에 의하여 평탄화한다. 상기 패터닝된 질화막을 제거한 다음에 상기 패터닝된 패드산화막을 제거하여 소자분리막을 완성한다. 상기 활성 영역에 게이트 절연막을 개재시켜 게이트 전극을 형성하고, 상기 게이트 전극 양측에 소스/드레인영역을 형성하여 트랜지스터를 완성한다. 여기서, 상기 제1 트렌치는 상기 매몰산화막으로부터 200~1500Å의 높이에 형성되며, 상기 열산화막의 두께는 1~50nm가 되도록 형성된다. 상기 산화막 라이너를 형성하는 단계의 온도는 650~750℃이며, 상기 산화막 라이너의 두께는 3~30nm가 되도록 형성한다. 상기 질화막 라이너의 두께는 3~20nm가 되도록 형성한다.
본 발명에 의하면, 접합 커패시턴스가 작고 동작 특성이 안정적인 SOI 소자가 제공되어진다. 그리고, 반도체층과 소자분리막의 사이의 반도체층 표면에 그루브가 형성되는 것을 방지하여 게이트 절연막이 열화되는 불량이 감소된 SOI 소자가 제공되어진다. 또한, 기판의 반도체층이 벤딩되는 문제 없이 소자분리막을 형성하여 SOI 소자를 제조할 수 있다. 따라서, 반도체층이 벤딩되어 발생되는 전위 결함으로 인해 누설전류가 증가하는 현상을 방지할 수 있다.
이하, 첨부한 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3 의 층이 개재되어질 수 있다.
도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 4b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들이다. 도 3은 본 발명의 실시예에 따른 반도체 소자의 개략적인 레이아웃이다. 나머지 도면들은 공정 순서에 따라 나타낸 단면도들로서, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a 및 도 13a는 도 3의 a-a' 단면에 대응한다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b 및 도 13b는 도 3의 b-b' 단면에 대응한다.
우선 도 3을 참조하면, 본 발명의 실시예에서는 서로 다른 깊이를 갖는 제1 트렌치(T1:도 5a 및 도 5b 참조) 및 제2 트렌치(T2)로 이루어지는 듀얼 트렌치를 형성하여 활성 영역을 한정하는 소자분리막(170)을 형성한다. 상기 활성 영역에는 상기 활성 영역과 교차하는 게이트(180)가 형성되고, 상기 게이트(180)의 양측에 소스/드레인 영역(190)이 형성된다. 상기 제2 트렌치(T2)는 상기 제1 트렌치(T1)보다 더 큰 깊이로, 상기 소스/드레인 영역(190)의 외곽을 따라 형성된다. 도 3은 본 발명의 실시예에 따른 반도체 소자의 개략적인 레이아웃에 불과하므로, 본 발명은 도 3과 다른 다양한 레이아웃에도 본 발명의 기술적 사상 내에서 다양하게 변형되어 적용될 수 있음은 물론이다.
이하에서는, 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 그 공정 순서에 따라 설명하기로 한다.
먼저 도 3, 도 4a 및 도 4b를 참조하면, 베이스층(110), 매몰산화막(115) 및 반도체층(120)을 포함하는 기판(130)이 제공된다. 상기 반도체층(120)의 두께는 500~3000Å일 수 있다. 상기 반도체층(120) 상에 패드산화막(135) 및 질화막(140)을 순차적으로 형성한다. 상기 패드산화막(135)의 두께는 50~200Å 정도, 상기 질화막(140)의 두께는 300~1600Å 정도가 되도록 형성할 수 있다. 상기 패드산화막(135)은 물성이 상이한 상기 질화막(140)과 반도체층(130) 사이에서 완충 역할을 한다.
도 3, 도 5a 및 도 5b를 참조하면, 상기 반도체층(120) 상의 활성 영역을 한정하는 소자분리 예정 영역이 노출되도록 상기 패드산화막(135) 및 질화막(140)을 패터닝하여 패드산화막 패턴(135a) 및 질화막 패턴(140a)을 형성한다. 상기 패드산화막 패턴(135a) 및 질화막 패턴(140a)을 식각 마스크로 하여 상기 반도체층(120)을 식각함으로써 상기 반도체층(120) 내에 제1 트렌치(T1)를 형성한다. 상기 제1 트렌치(T1)는 상기 매몰산화막(115)으로부터 200~1500Å의 높이에 형성할 수 있다.
도 3, 도 6a 및 도 6b를 참조하면, 상기 제1 트렌치(T1)의 바닥과 내벽에 1~50nm 정도 두께의 산화막(145)을 형성한다. 상기 산화막(145)은 상기 제1 트렌치(T1)를 형성하는 단계에서 상기 반도체층(120)에 발생된 결함을 치유할 수 있도록 열산화법에 의하여 형성하는 것이 바람직하다. 상기 산화막(145)을 형성하기 위하여, 상기 제1 트렌치(T1)가 형성된 결과물을 산소를 포함한 가스 분위기에서 열처리한다.
도 3, 도 7a 및 도 7b를 참조하면, 상기 산화막(145)이 형성된 결과물 상에 상기 제1 트렌치(T1)의 일측 바닥을 노출시키는 감광막 패턴(150)을 형성한다. 상기 감광막 패턴(150)을 식각 마스크로 하여 상기 산화막(145) 및 반도체층(120)을 식각함으로써 상기 매몰산화막(115)을 노출시키는 제2 트렌치(T2)를 형성한다. 이 때, 상기 제1 트렌치(T1)의 일측 내벽에 형성된 산화막(145) 부분도 식각됨으로써, 상기 반도체층(120)의 측벽이 드러난다. 이로써, 서로 다른 깊이를 갖는 제1 트렌치(T1) 및 제2 트렌치(T2)로 이루어지는 듀얼 트렌치(T)가 형성된다. 즉, 상기 듀얼 트렌치(T)는 상기 반도체층의 활성 영역을 한정하면서, 상기 반도체층(120)의 두께보다 작은 깊이의 제1 영역(제1 트렌치 부분)과 상기 반도체층(20)의 두께와 동일한 깊이의 제2 영역(제2 트렌치 부분)을 갖는다.
도 3, 도 8a 및 도 8b를 참조하면, 상기 감광막 패턴(150)을 애슁하여 제거한 다음, 상기 듀얼 트렌치(T)가 형성된 결과물 상에 3~30nm 정도 두께의 산화막 라이너(155)를 형성한다. 여기서, 상기 산화막 라이너(155)는 상기 산화막(145)과 달리 CVD법, 바람직하게는 LP-CVD법에 의하여 형성한다. 이 때, 상기 산화막 라이너(155)를 형성하는 단계의 온도는 650~750℃인 것이 바람직하다. 즉, 상기 산화막 라이너(155)로서 MTO(Medium Temperature Oxide)를 형성하는 것이 바람직하다.
전술한 바와 같이, 종래 기술에서는 매몰산화막을 노출시키는 트렌치를 형성한 다음 열산화막 형성 공정을 수행함으로써, 반도체층과 매몰산화막의 계면에 침투된 산소 원자에 의한 산화 반응으로 인하여 반도체층이 벤딩되는 문제가 있었다. 그러나, 본 실시예에 의하면, 상기 매몰산화막(115)을 노출시키는 제2 트렌치(T2)를 형성한 다음 열산화법 대신에 CVD법에 의하여 상기 산화막 라이너(155)를 형성한다. 따라서, 상기 반도체층(120)은 산화막을 형성하기 위한 실리콘 제공층의 역할을 하지 않고, 벤딩될 염려가 없다. 반도체층이 벤딩되지 않으므로 전위 결함으로 인해 누설전류가 증가하는 현상을 방지할 수 있다.
도 3, 도 9a 및 도 9b를 참조하면, 상기 산화막 라이너(155)가 형성된 결과물 상에 질화막 라이너(160)를 형성한다. 상기 질화막 라이너(160)의 두께는 3~20nm가 되도록 형성할 수 있다. 상기 질화막 라이너(160)는 후속의 공정에서 상기 산화막(145) 및 산화막 라이너(155)가 더 이상 산화되지 않도록 하고, 소자분리막의 절연 특성을 강화시킨다. 여기서, 상기 질화막 라이너(160)는 상기 산화막 라이너(155) 상에 형성되므로 상기 반도체층(120)에 직접 접하지 않는다. 따라서, 상기 질화막 라이너(160)가 상기 반도체층(120)에 기계적 응력을 가하는 것이 방지되어 상기 반도체층(120)에 발생되는 결함을 감소시킨다. 이어서, 상기 질화막 라이너(160)가 형성된 결과물 상에 상기 듀얼 트렌치(T)를 완전히 매립하는 절연막(165)을 형성한다. 상기 절연막(165)으로서 USG(Undoped Silicate Glass)막, HDP(High Density Plasm)-CVD법을 이용하여 형성한 산화막 등을 형성할 수 있다.
도 3, 도 10a 및 도 10b를 참조하면, 상기 질화막 패턴(140a)의 상면이 노출되도록 상기 절연막(165)이 형성된 결과물의 상면을 평탄화한다. 상기 평탄화하는 단계는 에치 백(etch-back)에 의할 수 있으며, 바람직하게는 CMP법에 의한다. CMP법에 의하여 상기 평탄화하는 단계를 수행할 경우, 막질에 따른 연마율의 차이 때문에, 상기 절연막(165)의 상면이 상기 질화막 패턴(140a)의 상면보다 약간 낮을 수 있다.
도 3, 도 11a 및 도 11b를 참조하면, 산화막에 대한 질화막의 식각 선택비가 있는 식각액을 이용하여 상기 질화막 패턴(140a)을 제거한다. 예를 들어 인산(H3PO4) 스트립 방법에 의할 수 있다. 이 때, 상기 질화막 라이너(160)의 일부도 제거된다. 그러나, 본 실시예에 의하면, 상기 질화막 라이너(160)는 상기 산화막 라이너(155)에 의하여 식각액으로부터 보호되므로, 과도하게 제거되는 것이 방지된다. 그러므로, 상기 반도체층(120)과 절연막(165) 사이의 반도체층(120) 표면에 그루브가 형성될 염려가 없다. 그루브가 형성되지 않으므로 험프 현상을 방지할 수 있으며, 게이트 절연막이 열화되는 문제를 방지할 수 있다. 따라서, 신뢰성있는 SOI 소자를 제조할 수 있다.
도 3, 도 12a 및 도 12b를 참조하면, 질화막에 대한 산화막의 식각 선택비가 있는 식각액을 이용하여 상기 패드산화막 패턴(135a)을 제거한다. 예를 들어 희석된 불산(HF)을 이용할 수 있다. 이 때, 상기 절연막(165)의 상면 일부도 제거된다. 이로써, 상기 듀얼 트렌치(T) 내에 산화막(145), 산화막 라이너(155), 질화막 라이너(160) 및 절연막(165)을 포함하는 소자분리막(170)이 형성된다.
상기 소자분리막(170)의 바닥은 단차를 갖는다. 즉, 상기 소자분리막(170)은 상기 반도체층(120)의 두께보다 작은 깊이의 제1 영역(제1 트렌치 부분으로서 쉘로우 소자분리막)과 상기 반도체층(120)의 두께와 동일한 깊이의 제2 영역(제2 트렌치 부분으로서 딥 소자분리막)을 갖는다. 상기 소자분리막(170)의 제2 영역은 상기 매몰산화막(115)에 접한다. 따라서, SOI 소자의 접합 커패시턴스를 줄일 수 있다. 상기 소자분리막(170)의 제1 영역은 상기 매몰산화막(115)에 접하지 않는다. 따라서, 상기 제1 영역의 하부에 몸체 콘택을 형성하여 소정의 전압을 인가하면, 부동 몸체 효과가 제거되어 SOI 소자의 동작 특성이 안정화된다.
한편, 상기 소자분리막(170)의 제2 영역은 상기 산화막 라이너(155), 질화막 라이너(160) 및 절연막(165)을 포함하는 것에 비하여, 상기 소자분리막(170)의 제1 영역은 상기 산화막(145), 산화막 라이너(155), 질화막 라이너(160) 및 절연막(165)을 포함한다. 상기 산화막(145)은 열산화법에 의하여 형성하고, 상기 산화막 라이너(155)는 CVD법에 의하여 형성하지만 결과적으로는 동일한 산화막 계열이다. 따라서, 본 실시예에 따르면, 상기 듀얼 트렌치(T) 내에 형성된 산화막은 상기 제1 영역에서의 두께가 상기 제2 영역에서의 두께보다 크다. 즉, 상기 산화막은 상기 제1 영역에서의 두께가 상기 제2 영역에서의 두께보다 상기 산화막(145)의 두께만큼 더 크다.
도 3, 도 13a 및 도 13b를 참조하면, 상기 활성 영역에 트랜지스터를 형성한다. 즉, 상기 활성 영역에 게이트 절연막(175)을 개재시켜 게이트 전극(180)을 형성한다. 상기 게이트 전극(180)을 이온 주입 마스크로 하여 상기 반도체층(120)에 불순물을 이온 주입하여 상기 게이트 전극(180) 양측에 소스/드레인 영역(190)을 형성한다. 상기 소스/드레인 영역(190)도 그 바닥이 상기 매몰산화막(115)에 접하도록 형성하여 SOI 소자의 접합 커패시턴스를 줄일 수 있다. 이렇게 제조된 SOI 소자는 고속 소자에 적합한 특성을 갖게 된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, SOI 기판의 반도체층의 두께보다 작은 깊이의 제1 영역과 상기 반도체층의 두께와 동일한 깊이의 제2 영역을 갖는 트렌치를 형성하고, 상기 트렌치에 절연 물질을 매립함으로써, 서로 다른 깊이를 갖는 듀얼 트렌치 구조의 소자분리막을 형성한다.
상기 듀얼 트렌치 소자분리막에서 상대적으로 깊게 형성된 제2 영역은 반도체층 하부의 매몰산화막에 접하므로, 완전한 소자분리를 이룰 수 있고 SOI 소자의접합 커패시턴스를 줄일 수 있다. 따라서, SOI 소자의 저전력화 및 고속화의 이점이 있다.
상기 듀얼 트렌치 소자분리막에서 상대적으로 얕게 형성된 제1 영역은 상기 매몰산화막에 접하지 않는다. 따라서, 상기 반도체층에 몸체 콘택을 형성하여 소정의 전압을 인가하면, 부동 몸체 효과를 방지할 수 있으므로 SOI 소자의 동작 특성이 안정화된다. 이로써, 구동 속도를 향상시킬 수 있기 때문에 고속 소자의 제조에 유리하게 적용시킬 수 있다.
그리고, 상기 반도체층에 산화막 라이너를 형성한 다음 질화막 라이너를 형성하므로, 상기 질화막 라이너가 상기 반도체층과 집적 접촉하여 상기 반도체층에기계적 응력을 가하는 것을 방지한다. 따라서, 상기 질화막 라이너에 의하여 상기반도체층에 유발될 수 있는 결함이 감소되므로 SOI 소자의 특성 악화가 방지된다.
상기 산화막 라이너는 CVD법에 의하여 형성하므로 상기 반도체층과 상기 매몰산화막 사이에 산소 원자가 침투하여 산화 반응을 일으킬 염려가 없다. 따라서, 상기 반도체층이 벤딩될 염려가 없다. 반도체층이 벤딩되지 않으므로 전위 결함으로 인해 누설전류가 증가하는 현상을 방지할 수 있다.
또한, 상기 산화막 라이너는 상기 반도체층과 상기 소자분리막 사이의 에지에 그루브가 형성되는 것을 방지한다. 따라서, SOI 소자의 험프 현상이 야기되지 않으며, 게이트 절연막이 열화되는 문제를 방지되므로 신뢰성있는 SOI 소자를 제조할 수 있다.

Claims (26)

  1. 베이스층, 매몰산화막 및 반도체층을 포함하는 기판; 및
    상기 반도체층의 활성 영역을 한정하는 트렌치에 형성된 소자분리막을 포함하며,
    상기 트렌치는 상기 반도체층의 두께보다 작은 깊이의 제1 영역과 상기 반도체층의 두께와 동일한 깊이의 제2 영역을 갖고,
    상기 소자분리막은 상기 트렌치의 내벽 및 바닥에 순차적으로 형성된 산화막, 질화막 라이너 및 상기 트렌치를 완전히 매립하는 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 영역은 상기 제2 영역보다 200~1500Å 얕은 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 산화막은 상기 제1 영역에서의 두께가 상기 제2 영역에서의 두께보다 큰 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 산화막은 상기 제1 영역에서의 두께가 상기 제2 영역에서의 두께보다 1~50nm 큰 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 산화막은 상기 제2 영역에서의 두께가 3~30nm인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 질화막 라이너의 두께는 3~20nm인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 활성 영역에 형성된 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 베이스층, 매몰산화막 및 반도체층을 포함하는 기판을 제공하는 단계;
    상기 반도체층의 활성 영역을 한정하도록 상기 반도체층의 두께보다 작은 깊이의 제1 영역과 상기 반도체층의 두께와 동일한 깊이의 제2 영역을 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 내벽과 바닥에 산화막 라이너, 질화막 라이너 및 상기 트렌치를 완전히 매립하는 절연막을 순차적으로 형성하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 반도체층 내에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 내벽과 바닥에 산화막을 형성하는 단계; 및
    상기 산화막이 형성된 제1 트렌치의 일측 바닥에 상기 매몰산화막을 노출시키는 제2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 트렌치는 상기 매몰산화막으로부터 200~1500Å의 높이에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제9항에 있어서,
    산화막을 형성하는 단계는 열산화법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 산화막의 두께는 1~50nm가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제8항에 있어서,
    상기 산화막 라이너를 형성하는 단계는 CVD(Chemical Vapor Deposition)법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 산화막 라이너를 형성하는 단계는 LP(Low Pressure)-CVD법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 산화막 라이너를 형성하는 단계의 온도는 650~750℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제8항에 있어서,
    상기 산화막 라이너의 두께는 3~30nm가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제8항에 있어서,
    상기 질화막 라이너의 두께는 3~20nm가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제8항에 있어서,
    상기 소자분리막을 형성하는 단계 이후에,
    상기 활성 영역에 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 베이스층, 매몰산화막 및 반도체층을 포함하는 기판을 제공하는 단계;
    상기 반도체층상에 패드산화막 및 질화막을 순차적으로 형성하는 단계;
    상기 반도체층상의 활성 영역을 한정하는 소자분리 예정 영역이 노출되도록상기 패드산화막 및 질화막을 패터닝하는 단계;
    상기 반도체층 내에 제1 트렌치가 형성되도록 상기 패터닝된 패드산화막 및 질화막을 식각 마스크로 하여 상기 반도체층을 식각하는 단계;
    상기 제1 트렌치가 형성된 결과물을 산소를 포함한 가스 분위기에서 열처리하여 상기 제1 트렌치의 바닥과 내벽에 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 결과물 상에 상기 제1 트렌치의 일측 바닥을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 매몰산화막을 노출시키는 제2 트렌치가 형성되도록 상기 감광막 패턴을 식각 마스크로 하여 상기 열산화막 및 반도체층을 식각하는 단계;
    상기 감광막 패턴을 제거하는 단계;
    상기 제2 트렌치가 형성된 결과물 상에 CVD법에 의하여 산화막 라이너를 형성하는 단계;
    상기 산화막 라이너가 형성된 결과물 상에 질화막 라이너를 형성하는 단계;
    상기 질화막 라이너가 형성된 결과물 상에 상기 제1 및 제2 트렌치를 완전히 매립하는 절연막을 형성하는 단계;
    상기 패터닝된 질화막의 상면이 노출되도록 상기 절연막이 형성된 결과물의 상면을 평탄화하는 단계;
    상기 패터닝된 패드산화막 및 질화막을 제거하는 단계;
    상기 활성 영역에 게이트 절연막을 개재시켜 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 트렌치는 상기 매몰산화막으로부터 200~1500Å의 높이에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제19항에 있어서,
    상기 열산화막의 두께는 1~50nm가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제19항에 있어서,
    상기 산화막 라이너를 형성하는 단계의 온도는 650~750℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제19항에 있어서,
    상기 산화막 라이너의 두께는 3~30nm가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제19항에 있어서,
    상기 질화막 라이너의 두께는 3~20nm가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제19항에 있어서,
    상기 절연막이 형성된 결과물의 상면을 평탄화하는 단계는 화학적 기계적 연마(Chemical Mechanical Polishing)법에 의하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제19항에 있어서,
    상기 패터닝된 패드산화막 및 질화막을 제거하는 단계는 상기 패터닝된 질화막을 제거한 다음에 상기 패터닝된 패드산화막을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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