KR100600044B1 - 리세스게이트를 구비한 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 리세스게이트공정시 활성영역에 인접하는 소자분리절연막의 모서리의 손실정도를 최소화시켜 리프레시특성을 향상시킬 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 패드산화막을 형성하는 단계, 상기 패드산화막 상에 패드질화막을 형성하는 단계, 상기 패드질화막과 패드산화막을 패터닝하는 단계, 상기 패드질화막을 식각배리어로 하여 상기 반도체기판의 소자분리예정지역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 채울때까지 전면에 상기 패드산화막에 비해 습식식각률이 상대적으로 느린 소자분리절연막을 형성하는 단계, 상기 패드질화막의 표면이 드러날때까지 상기 소자분리절연막을 평탄화시키는 단계, 상기 패드질화막을 제거하는 단계, 상기 패드산화막과 상기 반도체기판의 리세스예정지역을 식각하여 리세스패턴을 형성하는 단계, 상기 패드산화막을 제거하는 단계, 상기 리세스패턴을 포함한 반도체기판 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 형태의 리세스게이트를 형성하는 단계를 포함한다.
리세스패턴, 리세스게이트, EFH, 화학기상증착법, 패드산화막

Description

리세스게이트를 구비한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}
도 1은 종래기술에 따른 리세스게이트를 갖는 반도체소자의 구조를 도시한 도면,
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : 소자분리마스크
25 : 트렌치 26 : 소자분리절연막
27 : 하드마스크폴리실리콘 28 : 리세스마스크
29 : 리세스패턴
본 발명은 반도체 제조 기술에 관한 것으로, 리세스게이트를 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.
위와 같이 리세스 게이트를 갖는 반도체소자를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1은 종래기술에 따른 리세스게이트를 갖는 반도체소자의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체기판(11)의 소정영역에 트렌치(12)가 형성되고, 트렌치(12) 내부에 소자분리절연막(13)이 매립되어 있으며, 반도체 기판(11)의 활성영역에 소정 깊이를 갖는 리세스패턴(14)이 형성되어 있다.
그리고, 리세스패턴(14)을 포함한 반도체기판(11) 상에 게이트산화막(15)이 형성되고, 게이트산화막(15) 상에 폴리실리콘(16), 텅스텐실리사이드(17) 및 게이트하드마스크(18)의 순서로 적층된 리세스게이트가 형성되어 있다.
상기한 것처럼, 종래기술의 리세스게이트는 하부가 리세스패턴(14)에 매립되는 형태를 가져 리세스게이트에 의해 정의되는 채널영역의 채널길이(CH)를 길게 하 고 있다.
그러나, 종래기술은 리세스게이트 형성전의 여러번의 식각 공정에 의해 활성영역에 인접하는 소자분리절연막(13)의 모서리부분에서 식각손실('d')이 200Å 이상으로 매우 커지는 문제가 발생한다. 이러한 소자분리절연막(13)의 손실로 인해 이 부분에서 전계가 증가하여 리프레시 특성이 현저히 감소하게 된다.
리세스게이트 공정이 L/S(Line/space) 형태의 마스크를 이용하는 경우에는 활성영역에 인접하는 소자분리절연막(13)이 후속 식각 환경에 노출되는 것을 피할 수 없기 때문에 위와 같은 소자분리절연막의 식각손실을 최소한 줄여야만 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트공정시 활성영역에 인접하는 소자분리절연막의 모서리의 손실정도를 최소화시켜 리프레시특성을 향상시킬 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 패드산화막을 형성하는 단계, 상기 패드산화막 상에 패드질화막을 형성하는 단계, 상기 패드질화막과 패드산화막을 패터닝하는 단계, 상기 패드질화막을 식각배리어로 하여 상기 반도체기판의 소자분리예정지역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 채울때까지 전면에 상기 패드산화막에 비해 습식식각률이 상대적으로 느린 소자분리절연막을 형성하는 단계, 상기 패드질화막의 표면이 드러날때까지 상기 소자분리절연막을 평탄화시키는 단계, 상기 패드질화막을 제거하는 단계, 상기 패드산화막과 상기 반도체기판의 리세스예정지역을 식각하여 리세스패턴을 형성하는 단계, 상기 패드산화막을 제거하는 단계, 상기 리세스패턴을 포함한 반도체기판 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 패드산화막(22)을 형성한다. 이때, 패드산화막(22)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 750℃∼850℃ 온도에서 100Å∼300Å 두께로 형성한다. 이처럼, 패드산화막(22)을 화학기상증착법으로 형성하면, 열산화(Thermal oxidation) 공정에 의해 형성한 산화막('열산화막'이라고 일컬음) 및 고밀도플라즈마산화막(High Density Plasma Oxide)보다 불산(HF)에서의 습식식각률(Wet etch rate)이 2.5배 빠르다. 즉, 패드산화막(22)을 화학기상증착법으로 형성하여 후속 습식식각공정시 습식식각선 택비를 2:1 이상으로 조절한다.
이어서, 패드산화막(22) 상에 패드질화막(23)을 형성한다. 이때, 패드질화막(23)은 저압화학기상증착법(Low Pressure CVD; LPCVD)을 이용하여 500Å∼1000Å 두께로 형성한다. 이와 같이, 저압화학기상증착법을 이용하여 패드질화막(23)을 형성하므로, 패드질화막(23)은 LP 질화막이라고도 한다.
다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리 마스크(ISO Mask, 24)를 형성한다.
이어서, 소자분리마스크(24)를 식각배리어로 하여 패드질화막(23)과 패드산화막(22)을 식각한다.
도 2b에 도시된 바와 같이, 소자분리마스크(24)를 스트립한다. 이어서, 패드질화막(23)을 식각배리어로 하여 노출된 반도체기판(21)의 소자분리예정지역을 식각하여 트렌치(25)를 형성한다.
도 2c에 도시된 바와 같이, 트렌치(25)를 충분히 매립하는 두께로 소자분리절연막(26), 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide)을 증착한다.
다음으로, 소자분리절연(26)을 패드질화막(23)의 표면이 노출될 때까지 화학적기계적연마(CMP)한다. 이상의 공정을 'ISO CMP' 공정이라고 일컫는다.
위와 같은 ISO CMP 공정후의 EFH(Effective Field oxide Height)를 살펴보면, 패드산화막(22)과 패드질화막(23)을 각각 200Å, 600Å 두께로 형성한 경우로 가정하는 경우 EFH는 800Å이 된다.
도 2d에 도시된 바와 같이, ISO CMP 공정후에 후세정(Post cleaning) 공정을 진행하여 EFH를 600Å을 유지시킨다. 이때, 후세정 공정은 고밀도플라즈마산화막으로 형성한 소자분리절연막(26)에 대해서 진행하는 것으로, BOE 또는 HF를 이용하며, 이로써 패드질화막(23)은 식각배리어 역할을 하여 식각되지 않고 소자분리절연막만 선택적으로 일부 식각되어 EFH가 600Å으로 낮아진다. 즉, 후세정공정에 의해 소자분리절연막(26)의 탑부분을 200Å 정도로 식각해준다.
도 2e에 도시된 바와 같이, 패드질화막(23)을 스트립한다. 이때, 패드질화막(23)의 스트립공정은 인산용액(H3PO4)을 이용한다.
위와 같은 패드질화막(23) 스트립시 산화막질인 패드산화막(22)과 소자분리절연막(26)도 일부 손실된다. 예컨대, 패드산화막(22)은 50Å(d1), 소자분리절연막(26)은 20Å(d2) 정도 손실되어, 패드산화막(22)은 150Å 두께로 잔류하고, 소자분리절연막(26)은 패드산화막(22) 표면 상부로부터 380Å 두께로 잔류한다.
여기서, 패드질화막(23) 스트립시 동일 산화막질이면서 손실정도가 다르게 나타나는 이유는, 패드산화막(22)은 화학기상증착방법으로 형성한 산화막이고 소자분리절연막(26)은 고밀도플라즈마산화막으로 형성했기 때문이다. 즉, 화학기상증착법으로 형성한 패드산화막(22)은 열산화막 또는 고밀도플라즈마산화막에 비해 식각률이 2.5배 정도 더 빠르기 때문이다.
바람직하게, 패드질화막(23) 스트립시 반도체기판(21)의 표면과 소자분리절연막(26)간 단차를 400Å∼700Å으로 조절한다.
도 2f에 도시된 바와 같이, 패드산화막(22)을 포함한 반도체기판(21)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 27)를 형성한다. 이때, 하드마스크폴리실리콘(27)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(27)의 두께는 후속 리세스패턴의 식각 깊이보다 작게 한다.
한편, 하드마스크폴리실리콘(27)외에 하드마스크로는 SiON 또는 플라즈마질화막(Plasma Enhanced Nitride)을 사용할 수 있다.
다음으로, 하드마스크폴리실리콘(27) 상에 포토리소그래피 공정을 통해 리세스마스크(28)를 형성한다.
이어서, 리세스마스크(28)를 식각배리어로 하드마스크폴리실리콘(27)을 식각한다.
이러한 하드마스크폴리실리콘(27) 식각시 드러나는 패드산화막(22)과 소자분리절연막(26)은 일부 손실되는데, 패드산화막(22)은 20Å(d11), 소자분리절연막(26)은 20Å(d22) 정도 손실되어, 패드산화막(22)은 130Å 두께로 잔류하고, 소자분리절연막(26)은 패드산화막(22) 표면 상부로부터 360Å 두께로 잔류한다. 여기서, 하드마스크폴리실리콘 (27) 식각시 패드산화막(22)과 소자분리절연막(26)의 손실정도가 동일한 것은 하드마스크폴리실리콘(27)의 식각이 건식식각으로 진행하기 때문이다.
바람직하게, 하드마스크폴리실리콘(27) 식각시 패드산화막(22)은 반도체기판의 표면으로부터 100Å∼250Å 두께로 남긴다.
도 2g에 도시된 바와 같이, 리세스마스크(28)를 스트립한 후, 하드마스크폴리실리콘을 식각배리어로 하여 패드산화막(22)을 식각하고, 계속해서 패드산화막(22) 식각후 노출되는 반도체기판(21)의 리세스예정지역을 식각하여 리세스패턴(29)을 형성한다. 이때, 리세스패턴(29)의 깊이는 1100Å∼1800Å의 범위로 조절하며, 하드마스크폴리실리콘(27)은 리세스패턴(29)을 형성하기 위한 식각공정시에 모두 소모되어 잔류하지 않는다.
상기한 리세스패턴(29) 형성을 위한 식각 공정은, HBr/Cl2/O2/N2/SF6/NF3의 혼합가스를 식각가스로 사용한다. 이하, HBr/Cl2/O2/N2/SF6/NF3의 혼합가스를 식각가스를 이용한 식각공정을 '리세스 식각'이라고 약칭한다.
위와 같은 리세스식각공정시에 소자분리절연막(26)은 일부 손실되는데, 예컨대, 소자분리절연막(26)은 250Å(d33) 정도 손실되어 모서리 부분에서 계단 형상을 갖는다.
따라서, 최종적으로 소자분리절연막(26)은 반도체기판(21)의 표면으로부터 240Å 정도의 두께로 남는다.
한편, 리세스식각 공정후에 프로파일 개선을 위한 식각후처리공정을 진행할 수 있다.
도 2h에 도시된 바와 같이, 패드산화막(22)을 스트립한다. 이때, 패드산화막(22)의 스트립공정은 불산(HF)을 이용하는데, 130Å 두께의 패드산화막(22)을 스트립하는 동안 소자분리절연막(26)으로 사용된 고밀도플라즈마산화막은 50Å 정도 손 실된다. 이처럼, 화학기상증착법으로 형성한 패드산화막(22)은 고밀도플라즈마산화막으로 형성한 소자분리절연막(26)에 비해 매우 빠른 식각률을 갖는다. 결국, 소자분리절연막(26)은 190Å 정도의 두께로 잔류한다.
위와 같은 패드산화막(22) 스트립후에 Vt-전세정(pre-cleaning)을 진행한다. 바람직하게, Vt-전세정후 반도체기판(21)과 소자분리절연막(26)간 단차를 150Å∼200Å으로 조절한다.
도 2i에 도시된 바와 같이, Vt 이온주입 및 웰 형성시 이온주입배리어(Implant barrier)로 사용될 열산화막을 50Å 두께로 형성한다. 이러한 열산화막 형성후 소자분리절연막(26)의 두께는 변화가 없다.
이어서, 웰 형성 및 Vt 조절을 위한 이온주입을 진행한 후 열산화막을 습식식각을 통해 제거한다. 이때, 습식식각으로 소자분리절연막(26)의 손실이 70Å 정도 발생하여 소자분리절연막(26)의 두께는 120Å을 유지한다.
다음으로, 게이트산화막 전세정 공정을 진행한다. 바람직하게, 게이트산화막 전세정후 반도체기판(21)과 소자분리절연막(26)간 단차를 150Å∼200Å으로 조절한다.
도 2j에 도시된 바와 같이, 게이트산화공정을 통해 전면에 게이트산화막(30)을 형성한 후, 게이트산화막(30) 상에 폴리실리콘(31), 텅스텐실리사이드(32) 및 게이트하드마스크(33)를 차례로 적층하고 게이트패터닝공정을 진행하여 리세스게이트를 형성한다.
전술한 실시예에 따르면, 패드산화막(22)을 화학기상증착법으로 형성하고, 소자분리절연막(26)을 고밀도플라즈마산화막으로 형성하여, 패드산화막(22)과 소자분리절연막(26)간 습식선택비를 불산(HF)을 이용하여 2:1 이상(2:1∼5:1)으로 유지시키므로써 후속 리세스게이트 공정시 활성영역에 인접하는 소자분리절연막(26)의 모서리의 손실정도를 최소화시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 패드산화막을 습식식각률이 소자분리절연막에 비해 상대적으로 빠른 화학기상증착법으로 형성하므로써 소자분리절연막의 손실정도를 최소화시켜 리프레시특성을 향상시킬 수 있는 효과가 있다.

Claims (13)

  1. 반도체기판 상에 패드산화막을 형성하는 단계;
    상기 패드산화막 상에 패드질화막을 형성하는 단계;
    상기 패드질화막과 패드산화막을 패터닝하는 단계;
    상기 패드질화막을 식각배리어로 하여 상기 반도체기판의 소자분리예정지역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 채울때까지 전면에 상기 패드산화막에 비해 습식식각률이 상대적으로 느린 소자분리절연막을 형성하는 단계;
    상기 패드질화막의 표면이 드러날때까지 상기 소자분리절연막을 평탄화시키는 단계;
    상기 패드질화막을 제거하는 단계;
    상기 패드산화막과 상기 반도체기판의 리세스예정지역을 식각하여 리세스패턴을 형성하는 단계;
    상기 패드산화막을 제거하는 단계;
    상기 리세스패턴을 포함한 반도체기판 상에 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되는 형태의 리세스게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 패드산화막은, 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체소자의 제 방법.
  3. 제2항에 있어서,
    상기 패드산화막은, 100Å∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 패드산화막은, 750Å∼850Å의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 소자분리절연막은, 고밀도플라즈마산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 패드질화막을 제거하는 단계에서,
    상기 소자분리절연막과 반도체기판의 표면간 단차를 400Å∼700Å로 조절하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 패드질화막을 제거하는 단계는,
    인산용액으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 패드산화막을 제거하는 단계는,
    불산으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제1항에 있어서,
    상기 리세스패턴을 형성하는 단계는,
    상기 패드산화막 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 리세스마스크를 형성하는 단계;
    상기 리세스마스크를 식각배리어로 하여 상기 하드마스크를 식각하는 단계;
    상기 리세스마스크를 제거하는 단계;
    상기 하드마스크를 식각배리어로 하여 상기 패드산화막을 식각하는 단계; 및
    상기 하드마스크를 식각배리어로 하여 상기 패드산화막 식각후 노출된 반도체기판의 리세스예정지역을 식각하여 리세스패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 하드마스크는,
    폴리실리콘, SiON 또는 플라즈마질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제1항에 있어서,
    상기 게이트산화막을 형성하는 단계는,
    상기 패드산화막 제거후에 제1전세정을 진행하는 단계;
    상기 제1전세정이 이루어진 반도체 기판 상에 열산화막을 형성하는 단계;
    상기 열산화막을 남겨둔 상태에서 상기 반도체기판에 대해 이온주입을 진행하는 단계;
    상기 열산화막을 제거하는 단계;
    상기 열산화막이 제거된 반도체기판에 대해 제2전세정을 진행하는 단계; 및
    상기 제2전세정이 진행된 반도체기판 상에 게이트산화막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1전세정시, 상기 반도체기판과 소자분리절연막간 단차를 150Å∼200Å으로 조절하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제2전세정시, 상기 반도체기판과 소자분리절연막간 단차를 100Å∼150Å으로 조절하는 것을 특징으로 하는 반도체소자의 제조 방법.
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