KR100704472B1 - 리세스 게이트를 갖는 반도체장치의 제조 방법 - Google Patents

Abstract

본 발명은 리세스 공정시 활성영역의 바닥부분에서 발생되는 뿔로 인해 초래되는 문턱전압저하를 방지하는데 적합한 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역에 소자분리막을 형성하는 단계; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스를 형성하는 단계; 상기 소자분리막의 측면을 습식식각으로 일부 제거해주어 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계; 상기 양측면이 모두 드러난 뿔을 식각하되 바이어스파워를 인가하지 않고 소스파워(Source power)로만 식각하는 단계; 상기 리세스를 포함한 전면에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 리세스에 자신의 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 리세스 게이트를 형성하는 단계를 포함한다.

리세스게이트, 뿔, 리세스, 하드마스크폴리실리콘막, CDE

Description

리세스 게이트를 갖는 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}

도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,

도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,

도 3a는 종래기술에 따른 뿔의 높이를 나타낸 사진,

도 3b는 본 발명의 실시예에 따라 뿔이 최소화된 상태를 나타낸 사진.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 24 : 트렌치

25 : 측벽산화막 26 : 고밀도플라즈마산화막

27 : 하드마스크폴리실리콘 28 : 리세스

29 : 게이트절연막 30 : 게이트전극

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체장치의 제조 방법에 관한 것이다.

최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.

위와 같이 리세스 게이트를 갖는 반도체장치를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.

도 1a 내지 도 1c는 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도이다. 이하, 공정 단면도는 하나의 게이트 아래에 위치하는 활성영역과 소자분리막들에 대해서만 도시한 것이다.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 트렌치 구조의 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)을 제외한 나머지 반도체 기판(11)은 활성영역(13)으로 정의된다.

도 1b에 도시된 바와 같이, 반도체 기판(11)의 활성영역(13)에 대해 웰 형성을 위한 이온주입을 진행한 후, 활성영역(13)을 소정 깊이로 식각하여 리세스(14)를 형성한다.

도 1c에 도시된 바와 같이, 리세스(14)를 포함한 전면에 게이트절연막(15)을 형성한고, 게이트절연막(15) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(16)을 형성한다.

위와 같이, 종래기술은 리세스(14)에 자신의 하부가 매립되고 상부는 반도체 기판(11)의 표면 위로 돌출되는 게이트전극(16)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(16) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.

그러나, 종래기술은 리세스(14)를 형성하기 위한 식각 공정시 소자분리막(12)과 접하는 활성영역 모서리의 최외각 부분은 소자분리막(12)이 식각배리어로 작용하여 식각이 완전히 이루어지지 않는다. 즉, 도 1b에 도시된 것처럼,소자분리막(15)에 접하는 활성영역 모서리의 최외각 부분에 뿔(Horn, H)이 형성되는 것을 피할 수 없다.

이러한 뿔(H)이 충분히 제거되지 않으면, 문턱전압의 저하요인이 되고, 이로 인해 DRAM 제조시 수율을 저하시키는 문제가 발생된다.

리세스 게이트를 갖는 반도체장치가 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 활성영역의 모서리에서 잔류하는 뿔(H)로 인해 누설전류가 발생하면 반도체장치의 리프레시 특성이 오히려 저하되는 문제가 초래된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세 스 공정시 활성영역의 바닥부분에서 발생되는 뿔로 인해 초래되는 문턱전압저하를 방지하는데 적합한 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역에 소자분리막을 형성하는 단계; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스를 형성하는 단계; 상기 소자분리막의 측면을 습식식각으로 일부 제거해주어 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계; 상기 양측면이 모두 드러난 뿔을 식각하되 바이어스파워를 인가하지 않고 소스파워(Source power)로만 식각하는 단계; 상기 리세스를 포함한 전면에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 리세스에 자신의 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 리세스 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 리세스를 형성하는 단계는 HBr/Cl₂/O₂의 혼합가스를 식각가스로 이용하는 것을 특징으로 하며, 상기 양측면이 모두 드러난 뿔을 추가로 식각하는 단계는 CF₄/O₂의 혼합가스를 식각가스로 이용하는 것을 특징으로 하며, 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계는 불산으로 진행하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.

다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이다.

한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.

이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.

즉, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(24)의 바닥 및 측 벽을 덮는 측벽산화막(Wall oxide, 25)을 형성한다.

다음으로, 측벽산화막(25) 상에 트렌치(24)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 26)을 증착한다.

다음으로, 고밀도플라즈마산화막(26)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다.

후속 공정으로, 도 2b에 도시된 바와 같이, 패드질화막(23)을 제거하기 위해 인산용액(H₃PO₄)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.

이에 따라, 트렌치(24) 내에 고밀도플라즈마산화막(26)이 매립되어 소자분리막(100) 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(21)은 활성영역(200)으로 정의된다.

다음으로, 활성영역(200)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.

도 2c에 도시된 바와 같이, 활성영역(200)을 소정 깊이로 식각하여 리세스(31)를 형성한다.

상기 리세스(28)를 형성하기 위한 식각 공정은 다음과 같다.

먼저, 활성영역(200)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 27)를 형성한다. 이때, 하드마스크폴리실리콘(27)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증 착한다. 여기서, 하드마스크폴리실리콘(27)의 두께는 후속 2차 리세스 식각의 깊이보다 작게 한다.

다음으로, 포토리소그래피 공정을 통해 마스크를 형성한 후, 마스크를 식각배리어로 하드마스크폴리실리콘(27)을 식각한다. 이때, 하드마스크폴리실리콘(27)의 식각프로파일이 수직(Vertical) 프로파일을 갖도록 식각한다.

이어서, 하드마스크폴리실리콘(27)을 식각배리어로 하여 활성영역(200)을 소정 깊이로 식각하여 리세스(28)를 형성한다. 이때, 리세스(31)의 깊이는 1000Å∼1700Å의 범위로 조절한다.

상기한 리세스(31) 형성을 위한 활성영역(200)의 식각은, HBr/Cl₂/O₂의 혼합가스를 식각가스로 사용한다.

이하, HBr/Cl₂/O₂의 혼합가스를 식각가스를 이용한 식각공정을 '1차 리세스 식각'이라고 약칭한다.

한편, 위와 같은 1차 리세스 식각후에 리세스(28)의 바닥부분에서 뿔(H)이 형성되는 것을 피할 수 없다.

이러한 뿔(H)의 높이를 최소화하기 위해 본 발명은 다음과 같은 두 번의 공정을 추가로 진행한다.

먼저, 도 2d에 도시된 바와 같이, 1차 리세스 식각을 진행한 후 불산(HF) 처리를 하여 활성영역(200)의 탑부분의 소자분리막(100)을 2/3 정도 제거한다.

이때, 소자분리막(100)의 측면에 제거되는 부분은 소자분리막(100)의 측면에 형성되어 있던 측벽산화막(26)의 일부이다.

위와 같은 불산처리를 통해 뿔(H)의 양측면 및 상부가 드러나게 된다.

다음으로, 도 2e에 도시된 바와 같이, 2차 리세스 식각을 진행하는데, 이러한 2차 리세스식각은 케미컬건식식각(CDE) 처리를 사용한다.

여기서, 케미컬 건식식각(Chemical Dry Etch; CDE)은 HBr/Cl₂/O₂의 혼합가스를 식각가스를 이용하는 1차 리세스 식각과 달리, CF₄/O₂의 혼합가스를 이용하여 식각하되, 바이어스 파워를 인가하지 않고 100W∼500W 범위의 소스파워(Source power)로만 소프트식각(Soft etch)하여 뿔(H)을 최소화한다. 이때, CF₄/O₂ 가스의 비율을 적절히 하여 산화막과 실리콘의 선택비를 조절한다.

그리고, 케미컬건식식각(CDE) 처리시, 플라즈마형태를 다운스트림(Downstream) 방식의 ICP(Inductively Coupled Plasma) 형태나 마이크로웨이브(Microwave)를 사용한다.

상술한 케미컬건식식각시 압력은 10mtorr∼50mtorr, CF₄/O₂의 혼합가스에서 CF₄ 대비 O₂의 비율은 3:1∼6:1로 한다.

전술한 바와 같이, 본 발명은 리세스를 형성하기 위한 1차 리세스 식각을 진행한 후에, 불산처리와 2차 리세스식각을 추가로 진행해주므로써 뿔(H)의 높이를 최소화시킨다.

도 2f에 도시된 바와 같이, 하드마스크폴리실리콘(27)을 제거한 후, 리세스 (28)를 포함한 전면에 게이트절연막(29)을 형성하고, 게이트절연막(29) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(30)을 형성한다.

위와 같이, 본 발명은 리세스(28)에 자신의 하부가 매립되고 상부는 반도체 기판(21)의 표면 위로 돌출되는 게이트전극(30)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(30) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.

도 3a는 종래기술에 따른 뿔의 높이를 나타낸 사진이고, 도 3b는 본 발명의 실시예에 따라 뿔이 최소화된 상태를 나타낸 사진으로서, 종래 300Å 높이로 발생되던 뿔(H)이 불산처리 및 2차 리세스 식각을 거치면서 70Å 정도로 감소하고 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 리세스 구현시 발생된 뿔을 불산처리 및 2차 리세스 식각으로 그 높이를 최소화시키므로써 문턱전압 저하를 억제하여 반도체장치의 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

1. 반도체 기판의 소정영역에 소자분리막을 형성하는 단계;

   상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스를 형성하는 단계;

   상기 소자분리막의 측면을 습식식각으로 일부 제거해주어 상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계;

   상기 양측면이 모두 드러난 뿔을 식각하되 바이어스파워를 인가하지 않고 소스파워(Source power)로만 식각하는 단계;

   상기 리세스를 포함한 전면에 게이트절연막을 형성하는 단계; 및

   상기 게이트절연막 상에 상기 리세스에 자신의 하부가 매립되고 상기 반도체 기판의 표면 위로 상부가 돌출되는 리세스 게이트를 형성하는 단계

   를 포함하는 반도체장치의 제조 방법.
2. 제1항에 있어서,

   상기 리세스를 형성하는 단계는,

   HBr/Cl₂/O₂의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
3. 제1항에 있어서,

   상기 양측면이 모두 드러난 뿔을 추가로 식각하는 단계는,

   CF₄/O₂의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
4. 제3항에 있어서,

   상기 CF₄/O₂의 혼합가스를 이용한 식각은,

   바이어스파워를 인가하지 않고 소스파워로만 소프트식각하는 것을 특징으로 하는 반도체장치의 제조 방법.
5. 제4항에 있어서,

   상기 CF₄/O₂의 혼합가스를 이용한 식각은,

   플라즈마 형태를 다운스트림 방식의 ICP 형태나 마이크로웨이브를 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.
6. 제5항에 있어서,

   상기 CF₄/O₂의 혼합가스를 이용한 식각은,

   압력은 10mtorr∼50mtorr 범위로 하고, 상기 CF₄/O₂의 혼합가스에서 CF₄ 대비 O₂의 비율은 3:1∼6:1로 하는 것을 특징으로 하는 반도체장치의 제조 방법.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,

   상기 리세스 형성시 발생된 뿔의 양측면을 모두 노출시키는 단계는,

   불산으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
8. 제1항 내지 제6항 중 어느 한 항에 있어서,

   상기 리세스를 형성하는 단계는,

   상기 반도체 기판 상에 상기 활성영역을 오픈시키는 하드마스크폴리실리콘을 형성하는 단계; 및

   상기 하드마스크폴리실리콘을 식각배리어로 상기 활성영역을 소정 깊이로 식각하는 단계

   를 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
9. 제8항에 있어서,

   상기 하드마스크폴리실리콘은,

   800Å∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
10. 제8항에 있어서,

    상기 리세스의 깊이는,

    1000Å∼1700Å의 범위로 조절하는 것을 특징으로 하는 반도체장치의 제조 방법.

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