KR100726147B1 - 리세스 게이트를 갖는 반도체장치의 제조 방법 - Google Patents

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Abstract

본 발명은 리세스 게이트 공정시 활성영역과 소자분리막의 경계에서 뿔이 발생되는 것을 최소화시킬 수 있는 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상(바이어스파워를 100W∼150W로 사용)을 갖는 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 수직 형상으로 바꾸는 단계, 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함한다.
리세스게이트, 뿔, 리세스, 하드마스크폴리실리콘막, CDE

Description

리세스 게이트를 갖는 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}
도 1은 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도,
도 2는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도,
도 3은 종래기술에 따른 뿔의 크기를 도시한 도면,
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,
도 5는 본 발명의 제1실시예에 따른 리세스패턴의 식각단면을 도시한 도면,
도 6a 내지 도 6f는 본 발명의 제2실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,
도 7은 종래기술과 제2실시예에 따른 리세스패턴의 FICD 차이를 비교한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 24 : 트렌치
25 : 측벽산화막 26 : 고밀도플라즈마산화막
27 : 하드마스크폴리실리콘 30 : 리세스패턴
31 : 게이트산화막 32 : 게이트전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체장치의 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.
위와 같이 리세스 게이트를 갖는 반도체장치를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1은 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도이다. 도 1은 활성영역의 장축 방향에 따른 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(12)을 형성한다. 여 기서, 소자분리막(12)을 제외한 나머지 반도체 기판(11)은 활성영역(13)으로 정의된다.
다음으로, 반도체 기판(11)의 활성영역(13)에 대해 웰 형성을 위한 이온주입을 진행한 후, 활성영역(13)을 소정 깊이로 식각하여 리세스패턴(14)을 형성한다.
이어서, 리세스패턴(14)을 포함한 전면에 게이트절연막(15)을 형성하고, 게이트절연막(15) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(16)을 형성한다.
위와 같이, 종래기술은 리세스패턴(14)에 자신의 하부가 매립되고 상부는 반도체 기판(11)의 표면 위로 돌출되는 게이트전극(16)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(16) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.
그러나, 종래기술은 리세스패턴(14)을 형성하기 위한 식각 공정시 소자분리막(12)과 접하는 활성영역 모서리의 최외각 부분은 소자분리막(12)이 식각배리어로 작용하여 식각이 완전히 이루어지지 않는다.
도 2는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도로서, 리세스패턴(14)을 형성하기 위한 식각공정시 소자분리막(12)에 접하는 활성영역 모서리의 최외각 부분에 뿔(Horn, H)이 형성되는 것을 피할 수 없다.
이러한 뿔(H)이 충분히 제거되지 않으면, 문턱전압의 저하요인이 되고, 이로 인해 DRAM 제조시 수율을 저하시키는 문제가 발생된다.
상기 뿔(H)이 발생되는 이유는, 리세스패턴(14)을 형성하기 전에 미리 형성 하는 소자분리막(12) 공정시 트렌치의 측벽의 식각단면이 파지티브 형상(Positive profile, 12a)을 갖기 때문이다.
이와 같이, 소자분리막(12)이 매립되는 트렌치의 측벽이 파지티브 형상(12a)을 갖고 형성되며, 후속 리세스패턴(14)을 형성하기 위한 식각공정시에 활성영역과 소자분리막의 경계부분에서 뿔(H)이 발생되는 것을 피할 수 없다.
도 3은 종래기술에 따른 뿔의 크기를 도시한 도면으로서, 리세스패턴(14)의 바닥으로부터 최소 79Å 부터 최대 142Å 정도의 크기로 뿔이 형성됨을 알 수 있다.
리세스 게이트를 갖는 반도체장치가 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 활성영역의 모서리에서 잔류하는 뿔(H)로 인해 누설전류가 발생하면 반도체장치의 리프레시 특성이 오히려 저하되는 문제가 초래된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스 게이트 공정시 활성영역과 소자분리막의 경계에서 뿔이 발생되는 것을 최소화시킬 수 있는 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 리세스 게이트 공정시 뿔을 최소화시킴과 동시에 게이트언더어택을 방지할 수 있는 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하는데 그 목적이 있
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 수직형상으로 바꾸는 단계, 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 소자분리용 트렌치를 형성하는 단계에서, 상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계; 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 수직형상으로 바꾸는 단계; 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하되, DICD 대비 FICD를 더 작게 제어하여 리세스패턴을 형성하는 단계; 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 소자분리용 트렌치를 형성하는 단계에서 상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 하며, 상기 리세스패턴을 형성하는 단계는 압력을 10mtorr∼50mtorr로 사용하고, HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치로서, 식각단면이 표면으로부터 102°정도 되는 네가티브 형상(Negative profile, 24a)을 갖도록 식각조건을 조절하여 진행한다. 이러한 네가티브 형상(24a)을 갖도록 하기 위한 식각조건은 바이어스파워를 300W보다 낮추어 100W∼150W로 사용하여 케미컬식각(Chemical etch) 특성을 강화하므로써 가능하다. 즉, 바이어스파워를 300W 이상으로 하면 트렌치의 식각단면이 파지티브 형상을 갖고, 바이어스파워를 100W∼150W로 낮추어 진행하면 식각단면을 네가티브 형상(24a)으로 바꿀 수 있다.
한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.
도 4b에 도시된 바와 같이, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(24)의 바닥 및 측벽을 덮는 측벽산화막(Wall oxide, 25)을 형성한다.
상기 측벽산화막(25)을 형성하기 위한 측벽산화공정시에 건식산화공정을 이용하는데, 이러한 건식 산화공정이 트렌치(24)의 측벽에 비해 탑코너에서 더 산화가 잘되는 산화공정이므로 측벽산화막(25) 형성시에 트렌치(24)의 식각단면은 네가티브 형상(24a)에서 적어도 파지티브 형상(Positive profile, 24b)으로 바뀐다.
위와 같은 측벽산화공정은 탑코너에서 더 산화가 잘되는 조건이므로, 트렌치(24)의 탑코너를 라운딩시킬 수 있는 부가 효과가 있다.
도 4c에 도시된 바와 같이, 측벽산화막(25) 상에 트렌치(24)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 26)을 증착한다.
다음으로, 고밀도플라즈마산화막(26)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다.
후속 공정으로, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행한다. 이때, 패드산화막(22)은 제거하지 않고 잔류시키는데, 이는 후속 리세스패턴 공정시에 버퍼층으로 사용하기 위함이다.
이에 따라, 트렌치(24) 내에 고밀도플라즈마산화막(26)이 매립되어 소자분리막 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(21)은 활성영역(200)으로 정의된다.
다음으로, 활성영역(200)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.
도 4d에 도시된 바와 같이, 패드산화막(22)을 포함한 활성영역(200)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 27)를 형성한다. 이때, 하드마스크폴리실리콘(27)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(27)의 두께 는 후속 리세스패턴의 식각 깊이보다 작게 한다.
다음으로, 하드마스크폴리실리콘(27) 상에 반사방지막(28)을 증착한 후, 반사방지막 상에 포토리소그래피 공정을 통해 마스크(29)를 형성한다.
이어서, 마스크(29)를 식각배리어로 반사방지막(28)을 단독으로 식각한다. 이때, 반사방지막(28)의 단독 식각은, CF4/CHF3/O2를 혼합하여 진행한다.
다음으로, 마스크(29)를 식각배리어로 하드마스크폴리실리콘(27)과 패드산화막(22)을 식각하여 리세스패턴이 형성될 활성영역(200) 표면을 노출시킨다. 이때, 하드마스크폴리실리콘(27)의 식각프로파일이 수직(Vertical) 형상을 갖도록 식각한다.
도 4e에 도시된 바와 같이, 마스크(29)를 스트립한다. 이때, 마스크(29) 스트립시에 반사방지막(28)도 동시에 제거된다.
다음으로, 하드마스크폴리실리콘(27)을 식각배리어로 하여 노출된 활성영역(200)을 소정 깊이로 식각하여 리세스패턴(30)을 형성한다. 이때, 리세스패턴(30)의 깊이는 1000Å∼1700Å의 범위로 조절하며, 하드마스크폴리실리콘(27)은 리세스패턴(30)을 형성하기 위한 식각공정시에 모두 소모되어 잔류하지 않는다.
상기한 리세스패턴(30) 형성을 위한 활성영역(200)의 식각은, HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.
이하, HBr/Cl2/O2의 혼합가스를 식각가스를 이용한 식각공정을 '리세스 식각'이라고 약칭한다.
위와 같은 리세스 식각시에 리세스패턴(30)의 바닥부분에서 뿔(H)이 형성될 수 있으나, 본 발명은 소자분리막 구조를 형성하기 위한 STI 공정시에 식각단면을 네가티브 형상(24a)으로 형성해준 후 측벽산화공정시에 파지티브 형상(24b)으로 바꾸어 주어 실질적으로 수직단면을 제공하므로써 뿔이 발생되는 것을 최소화하고, 바람직하게는 뿔의 높이를 현저히 낮춘다.
도 4f에 도시된 바와 같이, 리세스패턴(30)에 대해 추가로 등방성식각을 진행한다. 이러한 추가 등방성식각 공정은 케미컬건식식각(CDE) 처리 또는 습식식각을 사용한다.
여기서, 케미컬 건식식각(Chemical Dry Etch; CDE)은 HBr/Cl2/O2의 혼합가스를 식각가스를 이용하는 리세스패턴(30)을 형성하기 위한 리세스 식각과는 달리, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 식각하며, 식각속도가 150Å/분(min)이 되도록 제어하는데, 이때 등방성식각은 소스파워(Source power)로만 소프트식각(Soft etch)한다.
위와 같은 케미컬건식식각 처리를 통해 리세스패턴(30)의 탑코너를 라운딩(rounding)처리해준다.
한편, 추가 등방성식각은 습식식각으로도 가능한데, 이때 뜨거운 SC-1 용액을 이용한다.
다음으로, 패드산화막(22)을 제거한 후, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지 만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.
다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(31)을 형성한다. 이때, 게이트산화막(31)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.
이어서, 게이트산화막(31) 상에 게이트전극(32)용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(32)을 형성한다.
위와 같이, 본 발명은 리세스패턴(30)에 자신의 하부가 매립되고 상부는 반도체 기판(21)의 표면 위로 돌출되는 게이트전극(32)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(32) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다. 한편, 리세스게이트의 FICD(Final Inspection Critical Dimension)는 리세스패턴(30)의 FICD보다 크게 하여 게이트전극(32)의 패터닝시에 어택이 발생하지 않도록 한다.
도 5는 본 발명의 제1실시예에 따른 리세스패턴의 식각단면을 도시한 도면이다.
도 5를 참조하면, 본 발명의 제1실시예에 따라 리세스패턴을 형성하면, 뿔의 높이가 60Å∼90Å 수준(평균 70Å)으로 종래기술(79Å∼142Å, 평균 120Å)에 비해 현저히 낮아지고 있음을 알 수 있다.
도 6a 내지 도 6f는 본 발명의 제2실시예에 따른 리세스 게이트를 갖는 반도 체장치의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(41) 상에 패드산화막(42)과 패드질화막(43)을 순차적으로 적층한다. 여기서, 반도체 기판(41)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(42)은 50Å∼150Å 두께로 형성되고, 패드질화막(43)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(41)의 소자분리 예정영역이 노출되도록 패드질화막(43) 및 패드산화막(42)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(41)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(44)를 형성한다. 이때, 트렌치(44)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치로서, 식각단면이 표면으로부터 102°정도 되는 네가티브 형상(Negative profile, 44a)을 갖도록 식각조건을 조절하여 진행한다. 이러한 네가티브 형상(44a)을 갖도록 하기 위한 식각조건은 바이어스파워를 300W보다 낮추어 100W∼150W로 사용하여 케미컬식각(Chemical etch) 특성을 강화하므로써 가능하다. 즉, 바이어스파워를 300W 이상으로 하면 트렌치의 식각단면이 파지티브 형상을 갖고, 바이어스파워를 100W∼150W로 낮추어 진행하면 식각단면을 네가티브 형상(44a)으로 바꿀 수 있다.
한편, 트렌치(44)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(44) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.
도 6b에 도시된 바와 같이, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(44)의 바닥 및 측벽을 덮는 측벽산화막(Wall oxide, 45)을 형성한다.
상기 측벽산화막(45)을 형성하기 위한 측벽산화공정시에 건식산화공정을 이용하는데, 이러한 건식 산화공정이 트렌치(44)의 측벽에 비해 탑코너에서 더 산화가 잘되는 산화공정이므로 측벽산화막(45) 형성시에 트렌치(44)의 식각단면은 네가티브 형상(44a)에서 적어도 파지티브 형상(Positive profile, 44b)으로 바뀐다.
위와 같은 측벽산화공정은 탑코너에서 더 산화가 잘되는 조건이므로, 트렌치(44)의 탑코너를 라운딩시킬 수 있는 부가 효과가 있다.
도 6c에 도시된 바와 같이, 측벽산화막(45) 상에 트렌치(44)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 46)을 증착한다.
다음으로, 고밀도플라즈마산화막(46)을 패드질화막(43)의 표면이 노출될때까지 화학적기계적연마(CMP)한다.
후속 공정으로, 패드질화막(43)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행한다. 이때, 패드산화막(42)은 제거하지 않고 잔류시키는데, 이는 후속 리세스패턴 공정시에 버퍼층으로 사용하기 위함이다.
이에 따라, 트렌치(44) 내에 고밀도플라즈마산화막(46)이 매립되어 소자분리 막 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(41)은 활성영역(300)으로 정의된다.
다음으로, 활성영역(300)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.
도 6d에 도시된 바와 같이, 패드산화막(42)을 포함한 활성영역(300)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 47)를 형성한다. 이때, 하드마스크폴리실리콘(47)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(47)의 두께는 후속 리세스패턴의 식각 깊이보다 작게 한다.
다음으로, 하드마스크폴리실리콘(47) 상에 반사방지막(48)을 증착한 후, 반사방지막 상에 포토리소그래피 공정을 통해 마스크(49)를 형성한다.
이어서, 마스크(49)를 식각배리어로 반사방지막(48)을 단독으로 식각한다. 이때, 반사방지막(48)의 단독 식각은, CF4/CHF3/O2를 혼합하여 진행한다.
다음으로, 마스크(49)를 식각배리어로 하드마스크폴리실리콘(47)과 패드산화막(42)을 식각하여 리세스패턴이 형성될 활성영역(300) 표면을 노출시킨다. 이때, 하드마스크폴리실리콘(47)의 식각프로파일이 수직(Vertical) 형상을 갖도록 식각한다.
도 6e에 도시된 바와 같이, 마스크(49)를 스트립한다. 이때, 마스크(49) 스트립시에 반사방지막(48)도 동시에 제거된다.
다음으로, 하드마스크폴리실리콘(47)을 식각배리어로 하여 노출된 활성영역(300)을 소정 깊이로 식각하여 리세스패턴(50)을 형성한다. 이때, 리세스패턴(50)의 깊이는 1000Å∼1700Å의 범위로 조절하며, 하드마스크폴리실리콘(47)은 리세스패턴(50)을 형성하기 위한 식각공정시에 모두 소모되어 잔류하지 않는다.
상기한 리세스패턴(50) 형성을 위한 활성영역(300)의 식각은, HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.
이하, HBr/Cl2/O2의 혼합가스를 식각가스를 이용한 식각공정을 '리세스 식각'이라고 약칭한다.
위와 같은 리세스 식각시에 리세스패턴(50)의 바닥부분에서 뿔(H)이 형성될 수 있으나, 제2실시예는 소자분리막 구조를 형성하기 위한 STI 공정시에 식각단면을 네가티브 형상(44a)으로 형성해준 후 측벽산화공정시에 파지티브 형상(44b)으로 바꾸어 주어 실질적으로 수직단면을 제공하므로써 뿔이 발생되는 최소화하고, 바람직하게는 뿔의 높이를 현저히 낮춘다.
그리고, 제2실시예에서는, 리세스식각시 조건을 조절하여 게이트언더어택(Gate under attack)을 방지한다.
자세히 살펴보면, 리세스패턴(50) 형성을 위한 실리콘기판 식각시 식각가스는 HBr/Cl2/O2의 혼합가스를 이용하고, 이때 압력을 10mtorr∼50mtorr로 사용하고 HBr/Cl2의 비율을 3:1로 하며, 파워를 600W∼1500W로 하고, O2를 3sccm∼20sccm으로 사용하여 리세스패턴(50)의 CD 및 프로파일을 조절한다.
위와 같이, 리세스 식각시 압력을 10mtorr 기준으로 이보다 높게 하면 리세스패턴의 FICD(Final Inspection Critical Dimension)를 줄일 수 있고, 반면에 압력을 10mtorr보다 작게 하면 물리적효과를 높여 FICD를 크게 할 수 있다. 따라서, 제2실시예에서는 게이트언더어택을 방지하기 위해 리세스패턴 형성시 압력을 10mtorr보다 높게 하여 DICD(Deveop Inspection Critical Dimension) 대비 FICD를 더 작게 제어한다.
도 6f에 도시된 바와 같이, 리세스패턴(50)에 대해 추가로 등방성식각을 진행한다. 이러한 추가 등방성식각 공정은 케미컬건식식각(CDE) 처리 또는 습식식각을 사용한다.
여기서, 케미컬 건식식각(Chemical Dry Etch; CDE)은 HBr/Cl2/O2의 혼합가스를 식각가스를 이용하는 리세스패턴을 형성하기 위한 리세스 식각과는 달리, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 식각하며, 식각속도가 150Å/분(min)이 되도록 제어하는데, 이때 등방성식각은 소스파워(Source power)로만 소프트식각(Soft etch)한다.
위와 같은 케미컬건식식각 처리를 통해 도시되지 않는 방향의 리세스패턴(50)의 탑코너를 라운딩(rounding)처리해준다.
한편, 추가 등방성식각은 습식식각으로도 가능한데, 이때 뜨거운 SC-1 용액을 이용한다.
다음으로, 패드산화막(42)을 제거한 후, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지 만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.
다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(51)을 형성한다. 이때, 게이트산화막(51)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.
이어서, 게이트산화막(51) 상에 게이트전극(52)용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(52)을 형성한다.
위와 같이, 제2실시예는 리세스패턴(50)에 자신의 하부가 매립되고 상부는 반도체 기판(41)의 표면 위로 돌출되는 게이트전극(52)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(52) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.
도 7은 종래기술과 제2실시예에 따른 리세스패턴의 FICD 차이를 비교한 도면이다. 여기서, 종래기술은 리세스패턴 공정시 압력을 10mtorr 정도로 하고, 제2실시예에서는 압력을 20mtorr 정도로 하여 진행하였다.
도 7을 참조하면, 종래기술은 FICD가 56nm로 측정되었으나, 제2실시예는 압력을 20mtorr로 하여 진행함에 따라 FICD가 44nm로 현저히 감소함을 알 수 있다.
상술한 제2실시예는 뿔의 높이를 최소화시킴과 동시에 게이트언더어택을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리막이 형성되는 트렌치의 측벽을 네가티브 형상으로 하여 후속 리세스 게이트 구현시 발생되는 뿔의 높이를 최소화시키므로써 문턱전압 저하를 억제하여 반도체장치의 수율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 리세스 게이트 구현시 발생되는 뿔의 높이를 최소화시킴과 동시에 게이트언더어택을 방지하여 반도체장치의 특성을 향상시킬 수 있는 효과가 있다.

Claims (17)

  1. 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계;
    상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 수직형상으로 바꾸는 단계;
    상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계;
    상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;
    상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계
    를 포함하는 반도체장치의 제조 방법.
  2. 제1항에 있어서,
    상기 소자분리용 트렌치를 형성하는 단계에서,
    상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 측벽산화는, 건식산화공정으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  5. 제1항에 있어서,
    상기 리세스패턴을 형성하는 단계는,
    HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제1항에 있어서,
    상기 리세스패턴을 형성한 후에,
    상기 리세스패턴의 탑코너를 라운딩처리하는 단계를 더 포함하는 반도체장치의 제조 방법.
  7. 제6항에 있어서,
    상기 라운딩처리는,
    CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하되, 소스파워만 인가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제6항에 있어서,
    상기 라운딩처리는,
    뜨거운 SC-1 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계;
    상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 수직형상으로 바꾸는 단계;
    상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계;
    상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하되, DICD 대비 FICD를 더 작게 제어하여 리세스패턴을 형성하는 단계;
    상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계
    를 포함하는 반도체장치의 제조 방법.
  10. 제9항에 있어서,
    상기 소자분리용 트렌치를 형성하는 단계에서,
    상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 삭제
  12. 제9항 또는 제10항에 있어서,
    상기 측벽산화는, 건식산화공정으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 제9항에 있어서,
    상기 리세스패턴을 형성하는 단계는,
    압력을 10mtorr∼50mtorr로 사용하고, HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  14. 제13항에 있어서,
    상기 리세스패턴을 형성하는 단계에서,
    상기 HBr/Cl2의 비율을 3:1로 하며, 파워를 600W∼1500W로 하고, 상기 O2를 3sccm∼20sccm으로 사용하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  15. 제9항에 있어서,
    상기 리세스패턴을 형성한 후에,
    상기 리세스패턴의 탑코너를 라운딩처리하는 단계를 더 포함하는 반도체장치의 제조 방법.
  16. 제15항에 있어서,
    상기 라운딩처리는,
    CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하되, 소스파워만 인가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  17. 제15항에 있어서,
    상기 라운딩처리는,
    뜨거운 SC-1 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
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