KR100799121B1 - 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDFInfo
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Abstract
본 발명은 산화막과 실리콘과의 선택비를 높여서 탑어택, 사이드어택, 벌브형성이상의 문제점을 해결하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판을 선택적으로 소정식각하여 제1리세스를 형성하는 단계, 상기 제1리세스의 측벽에 스페이서를 형성하는 단계, 상기 스페이서와의 고선택비를 갖는 가스를 첨가한 플라즈마로 제1리세스 아래의 반도체 기판을 등방성 식각하여 제1리세스보다 폭이 크고 라운드진 제2리세스를 형성하는 단계, 상기 스페이서를 제거하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스에 일부 매립되고 일부는 반도체 기판 상에 돌출되는 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 실리콘과 산화막과의 고 선택비로 리세스 게이트 내부 및 외부의 어택없이 벌브 형성의 균일성을 확보하여 리세스 게이트의 채널길이증가 및 이온주입농도 감소를 얻는 것이 가능하여 소자의 리프레시 특성을 크게 개선하여 디자인 룰 확보, 프로세스 마진의 극대화가 가능하게되어 로직을 포함한 반도체 소자의 고 집적화, 수율 향상, 생산 단가 하락의 효과가 있다.
리세스게이트, 선택비, 스페이서, 등방성식각
Description
도 1 및 도 2는 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 마스크패턴 34 : 제1리세스
35 : 스페이서 36 : 제2리세스
37 : 게이트절연막 38 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
그러나, 리세스게이트의 길이에 한계가 있고 소자의 집적화가 계속 되기 때문에 리프레시를 위해, 리세스게이트의 하부를 폭이 넓고 둥글게 형성하는 벌브 리세스 게이트가 제안되고 있다.
도 1 및 도 2는 종래 기술에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진이다.
도 1에 도시된 바와 같이, 벌브 리세스 게이트의 형성 이상을 알 수 있다.
이는, 벌브 리세스 게이트의 형성을 위해 CFx/CHFx와 산소가스가 혼합된 플라즈마로 등방성식각을 실시하는데, 이때 실리콘과 산화막과의 낮은 선택비로 인하여 챔버 컨디션(Chamber Condition) 변화에 민감하게 작용하여 반도체 기판 내 리 세스 게이트 패턴안에서의 반응율의 변화에 따른 표면 어택 및 벌브 형성이 불안정하게 나타난다.
도 2에 도시된 바와 같이, 벌브 리세스 게이트의 탑어택(100), 사이드어택(200) 및 벌브형성이상(300)을 알 수 있다.
이는, 도1에서와 마찬가지로 벌브 리세스 게이트의 형성을 위해 CFx/CHFx와 산소가스가 혼합된 플라즈마로 등방성식각을 실시하는데, 이때 실리콘과 산화막과의 선택비부족으로 인하여 문제점이 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 산화막과 실리콘과의 선택비를 높여서 탑어택, 사이드어택, 벌브형성이상의 문제점을 해결하는 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판을 선택적으로 소정식각하여 제1리세스를 형성하는 단계, 상기 제1리세스의 측벽에 스페이서를 형성하는 단계, 상기 스페이서와의 고선택비를 갖는 가스를 첨가한 플라즈마로 제1리세스 아래의 반도체 기판을 등방성 식각하여 제1리세스보다 폭이 크고 라운드진 제2리세스를 형성하는 단계, 상기 스페이서를 제거하는 단계, 상기 제1리세스와 제2리세스로 이 루어진 리세스에 일부 매립되고 일부는 반도체 기판 상에 돌출되는 게이트패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 STI공정을 통해 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로, 적어도 후속 리세스 게이트의 깊이보다 깊게 형성한다.
이를 위해, 반도체 기판(31)의 소정영역을 식각하여 트렌치를 형성한다. 상기 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing;CMP)로 분리하여 형성한다.
이어서, 소자분리막(32) 상에 희생산화막(33a)을 형성한다. 이때, 희생산화막(33a)은 소자분리막 공정시 사용된 패드산화막일 수 있다.
다음으로, 희생산화막(33a) 상에 하드마스크(33b)를 형성한다. 여기서, 하드마스크(33b)는 후속 반도체 기판(31)을 식각시 감광막의 마진을 확보하기 위한 것으로, 폴리실리콘으로 형성한다.
다음으로, 하드마스크(33b) 상에 반사방지막(33c)과 감광막(33d)을 순차로 형성한다.
이어서, 감광막(33d)을 노광 및 현상하여 리세스 예정지역이 오픈되도록 패터닝한다. 이어서, 감광막(33d)을 식각 마스크로 반사방지막(33c), 하드마스크(33b) 및 희생산화막(33a)을 식각하여 패터닝한다.
이하, 패터닝된 희샌산화막(33a), 하드마스크(33b), 반사방지막(33c)와 감광막(33d)을 '마스크패턴(33)'이라 한다.
도 3b에 도시된 바와 같이, 마스크패턴(33)을 식각마스크로 반도체 기판(31)의 소정부분을 식각하여 제1리세스(34)를 형성한다.
이때, 제1리세스(34)는 수직 프로파일을 갖고 형성된다. 또한, 제1리세스(34)가 형성되는 시점에서 마스크패턴(33)은 거의 소실되고 희생산화막(33a)만 잔류한다.
도 3c에 도시된 바와 같이, 제1리세스(34)의 측벽에 스페이서(35)를 형성한다. 여기서, 스페이서(35)는 후속 제2리세스 식각시 희생산화막(33a)과 함께 반도체 기판(31)의 어택을 방지 하기 위한 것으로 산화막으로 형성하되, 500℃∼700℃의 중온에서 형성한다.
도 3d에 도시된 바와 같이, 제1리세스(34) 아래의 반도체 기판(31)을 식각하여 제1리세스(34)보다 폭이 크고 라운드진 제2리세스(36)를 형성한다.
이를 위해, TCP, ICP, MDS(Microwave Down Stream), ECR(Electron Cyclotron Resonance), 헬리칼(HELICAL)타입의 플라즈마 소스에서 인시튜(In-Situ)로 식각을 실시하되, 20mT∼100mT의 압력과 바텀파워없이 500Ｗ∼1500Ｗ의 탑파워만 인가하여 식각한다.
또한, CF4, He와 O2가 혼합된 플라즈마(CF4/He/O2)를 메인가스로 산화막질인 스페이서(35)와 고선택비를 갖는 Cl2 또는 HBr을 첨가하여 실시한다. 특히, CF4는 30sccm∼80sccm, He는 50sccm∼300sccm, O2는 10sccm∼50sccm의 유량으로 실시하되, 첨가가스는 CF4가스 유량의 1/3∼1/5의 유량으로 실시하는데 6sccm∼27sccm의 유량으로 플로우 하여 실시한다.
이로 인해, 메인가스에 산화막질인 스페이서(35)와 고선택비를 갖는 가스를 첨가하여 산화막과 실리콘의 고선택비를 확보함으로써 리세스패턴의 내부 및 외부의 어택없이 벌브 형성과 균일성을 확보하면서, 제1리세스(34)보다 폭이 크고 라운드진 리세스를 형성하여 채널길이를 넓힐 수 있다.
이어서, 플라즈마 산화(Plasma Oxidation)공정을 실시하되 CDE공법으로 실시한다. 이를 위해, 파라대이 쉴드(Faraday Shield)가 장착된 ICP타입의 장비에서 300Ｗ∼3000Ｗ의 전력, CF4/He/O2를 12:100:30의 비율로 혼합한 플라즈마로 50Å을 타겟으로 하여 실시한다.
이하, 제1리세스(34)와 제2리세스(36)로 이루어진 리세스를 '리세스(34, 36)'라고 한다.
도 3e에 도시된 바와 같이, 습식세정공정을 실시한다. 여기서, 습식세정공정은 희생산화막(33a), 산화막질인 스페이서(35)와 식각잔류물을 제거하기 위한 것으로 HF 또는 BOE로 실시한다.
이어서, 리세스(34, 36)를 포함한 반도체 기판(31) 상에 게이트절연막(37)을 형성한다. 이어서, 게이트절연막(37) 상에 리세스(34, 36)에 일부가 매립되고, 나머지는 반도체 기판(31)의 상부로 노출된 게이트패턴(38)을 형성한다. 여기서, 게이트패턴(38)은 폴리실리콘막(38a), 게이트전극(39b)과 게이트하드마스크(39c)가 순차로 적층된 구조를 갖는다.
도 4는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 TEM사진이다.
도 4에 도시된 바와 같이, 산화막과 실리콘의 고선택비를 갖는 Cl2와 HBr을 첨가하여 형성한 벌브 리세스 게이트를 알 수 있다. 10sccm의 Cl2를 첨가(400)한 벌브 리세스 게이트와 10sccm의 HBr을 첨가(500)한 벌브 리세스 게이트가 매우 균일한 프로파일을 가지면서 형성되었다.
상기한 본 발명은, Cl2 또는 HBr을 첨가한 플라즈마를 사용하여 실리콘과 산화막간의 선택비를 높임으로 리세스 게이트의 탑어택, 사이드어택, 벌브 형성이상의 문제점을 방지하는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법은 실리콘과 산화막과의 고 선택비로 리세스 게이트 내부 및 외부의 어택없이 벌브 형성의 균일성을 확보하여 리세스 게이트의 채널길이증가 및 이온주입농도 감소를 얻는 것이 가능하여 소자의 리프레시 특성을 크게 개선하여 디자인 룰 확보, 프로세스 마진의 극대화가 가능하게되어 로직을 포함한 반도체 소자의 고 집적화, 수율 향상, 생산 단가 하락의 효과가 있다.
Claims (15)
- 상부에 희생산화막패턴이 형성된 반도체 기판을 선택적으로 소정식각하여 제1리세스를 형성하는 단계;상기 제1리세스의 측벽에 스페이서산화막을 형성하는 단계;Cl2 또는 HBr을 첨가한 플라즈마로 제1리세스 아래의 반도체 기판을 등방성 식각하여 제1리세스보다 폭이 크고 라운드진 제2리세스를 형성하는 단계;상기 스페이서산화막을 제거하는 단계; 및상기 제1리세스와 제2리세스로 이루어진 리세스에 일부 매립되고 일부는 반도체 기판 상에 돌출되는 게이트패턴을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,제2리세스를 형성하는 단계는,CF4, He 및 O2 의 혼합가스를 메인가스로 실시하되, 상기 Cl2 또는 HBr을 첨가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제2항에 있어서,상기 혼합가스에서,CF4는 30sccm∼80sccm의 유량, He는 50sccm∼300sccm의 유량, O2는 10sccm∼50sccm의 유량으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서,상기 스페이서산화막과의 고선택비를 갖는 가스는,CF4가스의 1/3∼1/5의 유량을 사용하되, 6sccm∼27sccm의 유량으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 내지 제5항에 있어서,상기 제2리세스를 형성하는 단계는,TCP, ICP, MDS, ECR 또는 헬리칼타입의 플라즈마 소스에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서,상기 제2리세스를 형성하는 단계는,20mT∼100mT의 압력, 500Ｗ∼1500Ｗ의 소스파워를 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1리세스와 제2리세스를 형성하는 단계는,동일챔버에서 인시튜로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제9항에 있어서,상기 스페이서산화막은 500℃∼700℃의 중온에서 제1리세스의 측벽에 50Å∼100Å의 두께가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2리세스를 형성한 후,플라즈마 산화공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제11항에 있어서,상기 플라즈마 산화공정은 CDE공법으로 실시하되, CF4/He/O2를 12:100:30의 비율로 혼합하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제12항에 있어서,상기 플라즈마 산화공정은 50Å을 타겟으로 실시하는 것을 특징으로 하는 반 도체 소자의 제조방법.
- 제1항에 있어서,상기 스페이서산화막을 제거하는 단계는,습식식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제14항에 있어서,상기 습식식각은 HF 또는 BOE로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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