TWI786454B - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TWI786454B
TWI786454B TW109137185A TW109137185A TWI786454B TW I786454 B TWI786454 B TW I786454B TW 109137185 A TW109137185 A TW 109137185A TW 109137185 A TW109137185 A TW 109137185A TW I786454 B TWI786454 B TW I786454B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
semiconductor layer
trench
passivation
Prior art date
Application number
TW109137185A
Other languages
English (en)
Other versions
TW202131404A (zh
Inventor
林士堯
高魁佑
陳振平
林志翰
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202131404A publication Critical patent/TW202131404A/zh
Application granted granted Critical
Publication of TWI786454B publication Critical patent/TWI786454B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Preparation Of Compounds By Using Micro-Organisms (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
  • Weting (AREA)

Abstract

一種半導體裝置的形成方法，包括：蝕刻半導體基板以形成溝槽，其中半導體基板具有面向溝槽的側壁，以及沉積延伸至溝槽中的第一半導體層。第一半導體層包括在溝槽底部的第一底部以及在半導體基板的側壁上的第一側壁部分。移除第一側壁部分以露出半導體基板的側壁。此方法更包括：沉積延伸至溝槽中的第二半導體層，其中第二半導體層具有在第一底部上方的第二底部及接觸半導體基板的側壁的第二側壁部分。移除第二側壁部分以露出半導體基板的側壁。

Description

半導體裝置的形成方法
本發明實施例是關於半導體裝置的形成方法，特別是關於具有堆疊膜層的半導體裝置的形成方法。
在積體電路的形成中，為了配合不同電路的設計，可將多個裝置整合至同一晶片上。舉例而言，可在同一晶片上形成鰭式場效電晶體（FinFET）、奈米片（nano-sheet）電晶體、全繞式閘極（Gate-All-Around，GAA）電晶體等。界面區用於分隔不同類型的設備。為了提高晶片上裝置的整體密度，需要減少界面區所佔的晶片面積。
本發明實施例提供一種半導體裝置的形成方法，包括：蝕刻半導體基板以形成溝槽，其中半導體基板包括面向溝槽的側壁；沉積延伸至溝槽中的第一半導體層，其中第一半導體層包括在溝槽底部的第一底部以及在半導體基板的側壁上的第一側壁部分；移除第一側壁部分以露出半導體基板的側壁；沉積延伸至溝槽中的第二半導體層，其中第二半導體層包括在第一底部上方的第二底部及接觸半導體基板的側壁的第二側壁部分；以及移除第二側壁部分以露出半導體基板的側壁。
本發明實施例提供一種半導體裝置的形成方法，包括：形成延伸至基板中的溝槽；沉積第一層，其包括延伸至溝槽中的部分，其中第一層包括：多個第一水平部分；以及第一垂直部分，位於溝槽中且接觸基板的側壁；執行第一非等向性處理製程，以形成鈍化層於第一層的第一水平部分上；以及執行第一等向性蝕刻製程，以移除第一層的第一垂直部分。
本發明實施例提供一種半導體裝置的形成方法，包括：刻蝕半導體基板以形成溝槽；成長第一半導體層，其包括：在溝槽底部的第一底部；以及在溝槽中且接觸半導體基板的側壁的第一側壁部分；形成第一鈍化層於溝槽底部以及於第一半導體層的第一底部上方；以及蝕刻第一半導體層的第一側壁部分，在蝕刻第一側壁部分後留下第一底部。
以下揭露提供了許多的實施例或範例，用於實施本發明實施例之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例，提供由不同材料形成的堆疊膜層及其形成方法。根據一些實施例，繪示出形成堆疊膜層的中間階段。也討論一些實施例的變化。本文討論的實施例提供多個示例，能夠製造或使用本揭露的標的物，在本發明所屬技術領域中具有通常知識者能輕易地理解可做出修改，而仍在不同實施例的預期範圍內。全文的各種視圖及說明性實施例中，相同的參考標號用於標示類似的元件。雖然方法實施例可能敘述為以特定順序執行，但其他方法實施例可以任何合乎邏輯的順序執行。
根據本發明的一些實施例，堆疊膜層的形成包括：形成溝槽、沉積由第一材料形成的第一順應層、移除第一順應層的垂直部分而不移除第一順應層的水平部分、沉積由第二材料形成的第二順應層、以及移除第二順應層的垂直部分而不移除第二順應層的水平部分。在溝槽中，所得的第一材料層及第二材料層包括水平部分，但不包括垂直部分。由於垂直部分會佔有晶片面積，藉由移除垂直部分可降低堆疊膜層的界面面積。應當理解，雖然在一些實施例中，隨後討論的層24及34是半導體層，但這些層也可由其他材料形成，例如：介電材料、金屬材料、或其他材料。
第1至17、18A、18B-1及18B-2圖是根據本發明的一些實施例，繪示形成堆疊膜層及全繞式閘極（GAA）電晶體的中間階段的剖面示意圖。相應的製程也示意性地反映在第34圖所示的製程流程200。
在第1圖中，提供基板20。基板20可為半導體基板，例如：塊體半導體基板（bulk semiconductor substrate）、絕緣體上覆半導體（SOI）基板、或其他基板，其可為摻雜的（例如，以p型或n型摻雜劑摻雜）或未摻雜的。半導體基板20可為晶片10的一部分。絕緣體上覆半導體基板通常是在絕緣層上形成的半導體材料層。舉例而言，絕緣層可為埋入式氧化物（BOX）層、氧化矽層、或其他材料。絕緣層設置基板上，通常是在矽或玻璃基板上。也可使用其他基板，例如多層或漸變（gradient）基板。在一些實施例中，半導體基板20的半導體材料可包括：矽；鍺；化合物半導體，包括：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；前述之組合。
參照第2圖，形成溝槽22。相應的製程在第34圖所示的製程流程200中示為製程202。根據一些實施例，使用非等向性蝕刻製程來執行蝕刻。舉例而言，當基板20是由矽形成或包括矽時，使用乾蝕刻方法執行蝕刻，且蝕刻氣體可包括：HBr、Cl2 、及O2 的混合物、HBr、Cl2 、O2 及CF2 的混合物、C2 F6 、CF4 、SO2 、或其他氣體。溝槽22的深度D1與所欲的通道層數量相關。根據一些實施例，溝槽22的深度D1為約10nm至約200nm。所形成的溝槽22可具有如第2圖所示的垂直側壁，具有等於90度或實質上等於90度的傾斜角θ，例如約89°至約91°。傾斜角θ也可小於89°，例如約85°至約89°，或大於約91°，例如約91°至約110°。傾斜角θ也可小於約85°或大於約110°。
第3至6圖是根據本發明的一些實施例，繪示出半導體層24-1及鈍化層28-1的形成。在全文中，半導體層24-1至24-n（第13圖）也可共同且個別地稱為「半導體層24」，且鈍化層28-1至28-n（第13圖）也可共同且個別地稱為層28。第3圖繪示出半導體層24-1的沉積。相應的製程在第34圖所示的製程流程200中示為製程204。形成半導體層24-1的材料可不同於基板20的材料。根據一些實施例，半導體層24-1是半導體層，其是由以下材料形成或包括以下材料：矽鍺（SiGe）、鍺（不包含或實質上不包含矽，例如矽原子百分比低於約10%）、碳化矽（SiC）、或其他材料。根據使用矽鍺的一些實施例，鍺原子百分比可為約30%至約60%。更高或更低的鍺原子百分比也在本揭露的範圍內。根據一些實施例，沉積包括磊晶成長。根據一些實施例，舉例而言，將要形成全繞式閘極電晶體時，半導體層24-1至24-n（第13圖）可在隨後的製程中被移除，因此稱為犧牲層。根據其他實施例，半導體層24未被移除，且可留在最終結構中。
可使用順應性沉積方法來執行所述的沉積，包括：原子層沉積（ALD）、電漿輔助型原子層沉積（PEALD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、物理氣相沉積（PVD）、或其他方法。因此，半導體層24-1可為順應層，其水平厚度T1A與垂直厚度T1B彼此相等或實質上彼此相等。舉例而言，水平厚度T1A與垂直厚度T1B的差距小於約20%。根據一些實施例，厚度T1（包括T1A及T1B）可為約3nm至約100nm，而也可考量其他厚度範圍。
接著參照第4圖，執行鈍化製程26，其中使用製程氣體以鈍化半導體層24-1的水平部分的表面層，使其在隨後的蝕刻製程中具有增加的蝕刻選擇性。相應的製程在第34圖所示的製程流程200中示為製程206。所述製程氣體可包括：氮（N2 ）、氧（O2 ）、SO2 、CH4 、CO2 、CO、SiCl4 、或前述之組合。也可將其他氣體（例如Ar、He、或類似的氣體）添加到製程氣體中。製程氣體修改/處理半導體層24-1的頂表面層，且修改後的表面層稱為鈍化層28-1。當製程氣體包含氧時，半導體層24-1的表面層被氧化，且鈍化層28-1是含氧層。當製程氣體包含氮時，半導體層24-1的表面層被氮化，且鈍化層28-1是含氮層。因此，鈍化層28-1包括半導體層24-1的元素以及來自製程氣體的額外元素，且其特性不同於下方半導體層24-1中未經處理的部分。
根據本發明的一些實施例，透過非等向性製程執行鈍化，使半導體層24-1的水平部分的表面層鈍化，以形成鈍化層28-1，而未在半導體層24-1的垂直部分上形成鈍化層。根據本發明的一些實施例，鈍化層的厚度T2（包括T2A及T2B）小於半導體層24-1的厚度T1的約15%，且比率T2/T1小於0.2，可為約0.05至約0.2。根據替代實施例，處理製程包括垂直分量（vertical component）及水平分量（horizontal component），其中垂直分量大於水平分量。因此，在半導體層24-1的水平部分上形成鈍化層28-1時，較薄的鈍化層28-1的垂直部分也形成於半導體層24-1的垂直部分上。鈍化層28-1的垂直部分是使用虛線繪示出，以表示可形成或可不形成。鈍化層28-1的垂直部分厚度T2B可小於水平部分厚度T2A的約50%、或小於約30%或20%。
根據本發明的一些實施例，執行鈍化製程所用的電源功率為約10瓦特至約4000瓦特之間。偏壓功率（bias power）可為約10瓦特至約4000瓦特，以產生足夠的非等向性效應（anisotropic effect）。製程氣體的壓力可為約1mTorr至約800mTorr。製程氣體的流速可為約1標準立方公分每分鐘（sccm）至約5000sccm。
第5圖繪示出蝕刻製程30，其可為等向性蝕刻製程。相應的製程在第34圖所示的製程流程200中示為製程208。使用蝕刻氣體執行蝕刻製程，所述蝕刻氣體蝕刻半導體層24-1而不蝕刻鈍化層28-1。蝕刻氣體可包括：Cl2 、HBr、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、或前述之組合。也可添加稀釋氣體（例如：Ar、He、Ne、或其他氣體）到蝕刻氣體中。在蝕刻製程30中，可啟動電漿。
根據本發明的一些實施例，在約10瓦特至約4000瓦特之間的電源功率來執行蝕刻製程30。可不施加偏壓功率（偏壓功率等於0瓦特），或偏壓功率非常低，例如，低於約0.5瓦特。蝕刻氣體的壓力可在約1mTorr至約800mTorr之間。蝕刻氣體的流速可為約1sccm至約5000sccm之間。
在蝕刻製程30中，蝕刻選擇性（半導體層24-1的蝕刻速率與鈍化層28-1的蝕刻速率之比）高於3、可高於約5，且可為約3到約50之間。鈍化層28-1保護半導體層24-1的水平部分不被蝕刻。另一方面，半導體層24-1的垂直部分被蝕刻。當鈍化層28-1也形成於半導體層24-1的垂直部分上的時候，由於鈍化層28-1的垂直部分比鈍化層28-1的水平部分薄，垂直部分將比水平部分先被消耗（以低蝕刻速率），然後半導體層24-1露出的垂直部分被蝕刻。所得結構在第6圖中繪示出，其中露出基板20的側壁。可理解的是，當鈍化層28-1不包括垂直部分時，鈍化層28-1仍可延伸至基板20的側壁，這是因為半導體層24-1的垂直部分（被蝕刻）是薄的。或者，鈍化層28-1可與基板20的側壁分隔開，且區域27不具有鈍化層28-1。在第6圖繪示出的所得結構中，半導體層24-1延伸至基板20的側壁，而未留下半導體層24-1的垂直部分。因此，再次露出了面向溝槽22的基板20的側壁。
根據本發明的一些實施例，在蝕刻製程30中，可能產生副產物（未繪示出），副產物可累積在溝槽22中，且可形成在犧牲層28-1的頂部上。副產物與半導體層24-1及蝕刻氣體的組成相關。舉例而言，根據一些實施例，副產物可包括SiOx Cly 。使用化學溶液將副產物移除，舉例而言，所述化學溶液包括：H2 SO4 、HNO3 、NH3 、HF、HCl、或前述之組合。相應的製程在第34圖所示的製程流程200中示為製程210。可將氣體添加到化學溶液中，例如：O3 、H2 、或其他氣體。化學溶液的溶劑可包括水、酒精、或其他溶劑。
第7至10圖是根據本發明的一些實施例，繪示出半導體層34-1及鈍化層38-1的形成。在全文中，將半導體層34-1至34-n（第13圖）共同且個別地稱為半導體層34，並將鈍化層38-1至38-n（第13圖）也共同且個別地稱為鈍化層38。第7圖繪示半導體層34-1的沉積。相應的製程在第34圖所示的製程流程200中示為製程212。形成半導體層34-1的半導體材料不同於半導體層24-1的材料。根據一些實施例，半導體層34-1是由以下材料形成或包括以下材料：矽（不包含鍺）、矽鍺、或其他材料。當半導體層24-1及34-1都包含矽鍺時，半導體層34-1的鍺百分比可低於（例如，大約為一半）半導體層24-1的鍺百分比。根據使用矽鍺的一些實施例，鍺原子百分比可低於約40%、低於約20%、或低於約10%。根據一些實施例，半導體層34可作為所得的全繞式閘極電晶體的通道層，因此也稱為通道半導體層34。
可使用順應性沉積方法來執行半導體層34-1的沉積的，包括：原子層沉積（ALD）、電漿輔助型原子層沉積（PEALD）、電漿輔助化學氣相沉積（PECVD）、物理氣相沉積（PVD）、或其他方法。因此，半導體層34-1可為順應層，其水平厚度T3A及垂直厚度T3B彼此相等或實質上彼此相等，例如，其差距小於約20%。根據一些實施例中，厚度T3（包括T3A及T3B）可為約3nm至約100nm之間，而也可考量其他厚度範圍。
接著參照第8圖，執行鈍化製程36，其中使用製程氣體以鈍化半導體層34-1的表面層，使其在隨後的蝕刻製程中具有增加的蝕刻選擇性。相應的製程在第34圖所示的製程流程200中示為製程214。所述製程氣體可包括：氮（N2 ）、氧（O2 ）、SO2 、CH4 、CO2 、CO、SiCl4 、或前述之組合。也可將其他氣體（例如Ar、He、或類似的氣體）添加到製程氣體中。根據本發明的一些實施例，儘管鈍化製程26（第4圖）及鈍化製程36（第8圖）皆可使用選自同一群組的製程氣體來執行，所述製程可為相同的或彼此不同。此外，即使用於所述鈍化製程的製程氣體彼此相同，例如全都包含氧，也可調整一些氣體的量以在各個垂直部分的蝕刻中達到更高的蝕刻選擇性。當製程氣體包含O2 時，舉例而言，半導體層24-1包括SiGe以及半導體層34-1包括Si且不含Ge時，鈍化製程36-1可用比鈍化製程26具有較高流速的製程氣體執行。半導體層34-1的鈍化表面層稱為鈍化層38-1。當製程氣體包含氧時，半導體層34-1的表面層被氧化，且鈍化層38-1是含氧層。當製程氣體包含氮時，半導體層34-1的表面層被氮化，且鈍化層38-1是含氮層。因此，鈍化層38-1的特性不同於下方半導體層34-1中未經處理的部分。
根據本發明的一些實施例，鈍化製程是非等向性製程，使半導體層34-1的水平部分的表面層鈍化，以形成鈍化層38-1，而未在半導體層34-1的垂直部分上形成鈍化層。根據本發明的一些實施例，鈍化層38-1的厚度T4小於半導體層34-1的厚度T3的約15%，且比率T4/T3可為約0.05至約0.2之間。根據替代實施例，處理製程包括垂直分量及水平分量，其中垂直分量大於水平分量。因此，在半導體層34-1的水平部分上形成鈍化層38-1時，較薄的鈍化層38-1的垂直部分形成於半導體層34-1的垂直部分上。鈍化層38-1的垂直部分是使用虛線繪示，以表示可形成或可不形成。鈍化層38-1的垂直部分厚度T4B可小於水平部分厚度T4A的約50%、20%、或10%。
根據本發明的一些實施例，執行鈍化製程36所用的電源功率為約10瓦特至約4000瓦特之間。偏壓功率可為約10瓦特至約4000瓦特。製程氣體的壓力可為約1mTorr至約800mTorr。製程氣體的流速可為約1sccm至約5000sccm。
第9圖繪示出蝕刻製程40，其可為等向性蝕刻製程。相應的製程在第34圖所示的製程流程200中示為製程216。使用蝕刻半導體層34-1而不蝕刻鈍化層38-1的蝕刻氣體來執行蝕刻製程。蝕刻氣體可包括：Cl2 、HBr、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、或前述之組合。也可添加稀釋氣體（例如：Ar、He、Ne、或其他氣體）到蝕刻氣體中。在蝕刻製程40中，可打開電漿。
根據本發明的一些實施例，在約10瓦特至約4000瓦特之間的電源功率下執行蝕刻製程40。可不施加偏壓功率（偏壓功率等於0瓦特），或偏壓功率非常低，例如，低於約0.5瓦特。蝕刻氣體的壓力可在約1mTorr至約800mTorr之間。蝕刻氣體的流速可為約1sccm至約5000sccm之間。
在蝕刻製程40中，蝕刻選擇性（半導體層34-1的蝕刻速率與鈍化層38-1的蝕刻速率之比）是高的，舉例而言，高於約5，且可為約3到約50之間。鈍化層38-1保護半導體層34-1的水平部分不被蝕刻。另一方面，半導體層34-1的垂直部分被蝕刻。所得結構在第10圖繪示出，其中再次露出基板20的側壁。可理解的是，鈍化層38-1可延伸至基板20的側壁，或可與基板20的側壁分隔開。半導體層34-1延伸至基板20的側壁，而未留下或實質上未留下半導體層34-1的垂直部分。
根據本發明的一些實施例，在蝕刻製程40中可能產生副產物，其可包括SiOx Cly 。可使用化學溶液將副產物移除，化學溶液包括：H2 SO4 、HNO3 、NH3 、HF、HCl、或前述之組合。可將氣體添加到化學溶液中，例如：O3 、H2 、或其他氣體。相應的製程在第34圖所示的製程流程200中示為製程218。化學溶液的溶劑可包括水、酒精、或其他溶劑。
第11及12圖繪示出更多堆疊膜層的形成。相應的製程在第34圖所示的製程流程200中示為製程220。第11圖繪示出半導體層24-2及鈍化層28-2的形成。材料及形成製程分別類似於半導體層24-1及鈍化層28-1的材料及形成製程，此處不重複敘述。第12圖繪示出半導體層34-2及鈍化層38-2的形成。材料及形成製程分別類似於半導體層34-1及鈍化層38-1的材料及形成製程，在此不重複敘述。可形成或可不形成更多的層，例如24-n、28-n、34-n、及38-n，其中n可為3、4、5或更多，例如可多達10。所得的結構在第13圖繪示出，且所得的堆疊膜層稱為堆疊膜層44。根據本發明的替代實施例，在第12圖所示的製程之後，不再形成類似於層24-1、28-1、34-1及38-1的層。堆疊膜層44的頂層可為通道34的鈍化層38或可為半導體層24的鈍化層28。堆疊膜層44可完全填充溝槽22，或者可留下溝槽22的頂部未被填充。
第14圖繪示出平坦化製程，由此移除了溝槽22外的多餘材料。相應的製程在第34圖所示的製程流程200中示為製程222。所述平坦化可使用半導體層24-1、28-1、34-1及38-1的其中之一作為化學機械研磨停止層。
在隨後的製程中形成電晶體。根據一些實施例，作為示例，所形成的電晶體包括鄰近兩個鰭式場效電晶體的全繞式閘極電晶體。在第15至17、18A、18B-1及18B-2圖中繪示出電晶體的形成製程。
參照第15圖，蝕刻堆疊膜層44及基板20，形成溝槽46。相應的製程在第34圖所示的製程流程200中示為製程224。圖案化的基板20及堆疊膜層44分別形成半導體條48及圖案化的堆疊膜層44。接著參照第16圖，形成隔離區50以填充溝槽46。在下文中，隔離區50替代地稱為淺溝槽隔離（STI）區。相應的製程在第34圖所示的製程流程200中示為製程226。淺溝槽隔離區50可包括：襯層介電質（未繪示）（可為熱氧化物層，由基板20的表面層的熱氧化所形成）、以及在襯層氧化物上方的介電材料，其中可使用以下方法形成介電材料：流動式化學氣相沉積（FCVD）、旋塗、或其他方法。根據一些實施例，襯層介電質上的介電材料可包括：氧化矽、氮化矽、或其他材料。
參照第17圖，凹入淺溝槽隔離區50，使半導體條48的頂部突出且高於淺溝槽隔離區50的剩餘部分的頂表面，以形成突出鰭片48’。相應的製程在第34圖所示的製程流程200中示為製程228。可使用乾蝕刻製程來執行蝕刻，其中使用如NF3 及NH3 作為蝕刻氣體。在蝕刻製程中，可能會產生電漿。也可包括氬。根據本發明的替代實施例，使用濕蝕刻製程執行淺溝槽隔離區50的凹入。舉例而言，蝕刻化學品可包括HF。由此，露出堆疊膜層44的側壁。
第18A、18B-1及18B-2圖繪示形成全繞式閘極電晶體52及鰭式場效電晶體58的剖面示意圖。相應的製程在第34圖所示的製程流程200中示為製程230。應當理解，剖面示意圖是從全繞式閘極電晶體52及鰭式場效電晶體58的通道及閘極堆疊所得的。未繪示出在不同剖面的電晶體的源極/汲極區。全繞式閘極電晶體52包括：通道34（包括34-1至34-n）、圍繞通道34的閘極介電質54、以及閘極電極56。全繞式閘極電晶體52及鰭式場效電晶體58的形成製程可包括：形成虛設閘極堆疊及閘極間隔物於第17圖所示的突出結構上、形成源極/汲極區（未繪示）、然後形成接觸蝕刻停止層（CESL）64及層間介電質（ILD）66。接著執行一個或多個蝕刻製程，以移除虛設閘極堆疊、犧牲半導體層24、鈍化層28（包括28-1至28-n）、及鈍化層38（包括38-1至38-n）。通道半導體層34-1至34-n未被移除。然後形成閘極介電質54及替換閘極電極56（可為金屬閘極電極）。還形成了鰭式場效電晶體58。應當理解的是，雖然在第18A圖中的示例實施例繪示出全繞式閘極電晶體52與鰭式場效電晶體58共用相同的替換閘極電極56，但是在其他實施例中，它們可不共用替換閘極電極56，如第18B-1及18B-2圖所示。第18B-1圖繪示出全繞式閘極電晶體52及鰭式場效電晶體58的閘極堆疊之間的切割是在替換閘極的形成之前執行。因此，閘極介電質54和閘極電極56（例如，包括功函數層56-1及其他金屬層56-2）具有側壁部分。根據這些實施例，可在虛設閘極電極（未繪示）上執行切割。第18B-1圖繪示出直接對替換閘極執行全繞式閘極電晶體52及鰭式場效電晶體58的閘極堆疊之間的切割。因此，閘極介電質54及閘極電極56（例如，包括功函數層56-1及其他金屬層56-2）不具有側壁部分。
根據一些實施例，將鰭式場效電晶體58與全繞式閘極電晶體52鄰近設置。全繞式閘極電晶體52與其附近的鰭式場效電晶體58之間的界面面積的大小受到堆疊膜層44的影響。舉例而言，若將堆疊膜層44形成為延伸至溝槽22（第2圖）中的順應層，每個堆疊膜層44將具有側壁部分，且所有側壁部分將佔有晶片面積。這會顯著地增加全繞式閘極電晶體與附近的電晶體之間的界面面積。藉由選擇性地從溝槽移除堆疊膜層的側壁部分，減少了界面面積。全繞式閘極電晶體52與其附近的鰭式場效電晶體58之間的界面區域減少，並且可降低裝置密度。
第19至第27圖是根據本發明的一些實施例，繪示出形成堆疊膜層44’的中間階段的剖面示意圖。這些實施例類似於第1至17、18A、18B-1及18B-2圖所示的實施例，差別在於蝕刻是在沒有鈍化層的情況下開始並且使用蝕刻的副產物，而不是為了保護堆疊膜層的水平部分而在蝕刻之前形成鈍化層。因此，用於移除堆疊膜層的垂直部分的兩步（two-step）刻蝕製程被一步（one-step）刻蝕製程代替。除非另有說明，否則這些實施例中的部件材料及形成製程基本上與類似的部件相同，並以第1圖至第18圖中所示的上述實施例中的相同參考符號標記。因此，第19至27圖中所示的部件的形成製程及材料的相關細節，可在上述實施例的敘述中找到。
這些實施例的初始製程基本上與第1至第3圖所示的相同，所得的結構如第19圖所示，其中形成了半導體層24-1。接下來，如第20圖所示，執行等向性蝕刻製程70。製程氣體包括蝕刻氣體（一或多種）及鈍化氣體（一或多種）。蝕刻氣體可包括：Cl2 、HBr、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、或前述之組合。鈍化氣體還可包括： N2 、O2 、SO2 、CH4 、CO2 、CO、SiCl4 、或前述之組合。也可將其他氣體（例如Ar、He、Ne或類似氣體）添加到製程氣體中。根據本發明的一些實施例，在約10瓦特至約4000瓦特之間的電源功率來執行蝕刻製程。可不施加偏壓功率（偏壓功率等於0瓦特），或偏壓功率非常低，例如，低於約0.5瓦特。製程氣體的壓力可在約1mTorr至約800mTorr之間。製程氣體的流速可為約1sccm至約5000sccm之間。
參照第20圖，在蝕刻製程70中形成了副產物層68，其沉積在半導體層24-1的水平表面上。由於電導效應（conductance effect），副產物層68停留在半導體層24-1的垂直部分上的機會較小，且將從相應的蝕刻腔室中被抽出。舉例而言，副產物層68可包括SiOBrCl。副產物層68保護半導體層24-1的水平部分，可由此移除半導體層24-1的垂直部分，得到第21圖所示的結構。可調整製程氣體及蝕刻條件以增加副產物層68的生成，提供半導體層24-1的水平部分足夠的保護。舉例而言，可增加在鈍化氣體中的含氧氣體（一或多種）流速，例如，增加到約1sccm至約1000sccm，使副產物層68生成得更快。
參照第21圖，在移除半導體層24-1的垂直部分後，可在等向性蝕刻製程72中移除副產物層68。蝕刻劑可包括：H2 SO4 、HNO3 、NH3 、HF、HCl、或前述之組合。可將氣體添加到化學溶液中，例如：O3 、H2 、或其他氣體。化學溶液的溶劑可包括水、酒精、或其他溶劑。所得的結構如第22圖所示。
第23圖繪示半導體層34-1的沉積，半導體層34-1可為順應層。接著，如第24圖所示，執行等向性蝕刻製程74以蝕刻半導體層34-1的垂直部分，而半導體層34-1的水平部分被蝕刻的程度較少且其大部分將留下。可使用包括蝕刻氣體（一或多種）及鈍化氣體的製程氣體來執行蝕刻製程，其中示例氣體及製程條件可類似於第20圖中所示的製程70。藉此形成副產物層76於半導體層34-1的水平部分上，並從而選擇性地移除半導體層34-1的垂直部分。第25圖繪示出用於移除副產物層76的蝕刻製程78。
在後續的製程中，可使用如第19至25圖所示的類似製程來形成更多的半導體層24（包括24-2至24-n）及半導體層34（包括34-2至34-n）。由此形成包括半導體層34及半導體層24的堆疊膜層44’。 然後執行平坦化製程，得到第27圖中所示的結構。隨後的製程類似於第15至17、18A、18B-1及18B-2圖，此處不重複敘述。
採用本發明的實施例，堆疊膜層44或44’的邊緣輪廓類型可不同於第18及27圖所示的邊緣輪廓。舉例而言，第28及29圖繪示出形成具有傾斜角θ為銳角或鈍角的堆疊膜層44。第28圖繪示出蝕刻基板20以形成具有傾斜角θ為銳角的溝槽22。接著執行如第3至第14圖所示的沉積製程，以形成堆疊膜層44，如第29圖所示。根據一些實施例，如前文所述，傾斜角θ也可小於89°，舉例而言，在約85°至約89°之間。傾斜角θ也可小於約85°。
第30圖繪示出蝕刻基板20以形成具有傾斜角θ為鈍角的溝槽22。接著，執行如第3至14圖所示的沉積製程，以形成堆疊膜層44，如第31圖所示。根據一些實施例，如前文所述，傾斜角θ可大於約91°，舉例而言，在約91°至約110°之間。傾斜角θ也可大於約110°。應理解的是，第14圖中的堆疊膜層44及第27圖中所示的堆疊膜層44'也可具有如第29或31圖中所示的傾斜角θ。
第32圖繪示出一些區域的俯視圖，包括：全繞式閘極區110G、鰭式場效電晶體區100F及界面區100I。全繞式閘極區110G用於形成全繞式閘極電晶體（例如，類似於第18A、18B-1及18B-2圖中的全繞式閘極電晶體52）。第32圖中的俯視圖可對應第18A、18B-1及18B-2圖中所示結構的俯視圖。鰭式場效電晶體區110F用於具有鰭式場效電晶體（例如，第18A、18B-1及18B-2圖中的鰭式場效電晶體58）。界面區100I可包括第29或31圖中的傾斜邊緣區100I以及提供製程裕度（process margin）的區域。可理解的是，若堆疊膜層是具有垂直部分的順應層，則垂直部分也在界面區中。因此，藉由在溝槽中形成移除了垂直部分的堆疊膜層，可最小化界面區100I。
第33圖繪示出晶圓10的一些部分，可包括複數個區域。舉例而言，可存在複數個（例如2、3、...多達10個或更多）單通道（single-channel）電晶體區100F，其中的電晶體具有彼此不同的設計。可存在複數個（例如2、3、或更多個）多通道（multi-channel）電晶體區（例如具有複數個通道層的全繞式閘極），其中的電晶體具有彼此不同的設計。舉例而言，第33圖繪示出在全繞式閘極區100A及100B中的通道層所具有的通道半導體層34A及34B是由不同的材料形成。單通道電晶體可具有不同的通道材料、不同的通道寬度等等。界面區100I將多個裝置區分開。採用本發明的實施例，裝置區之間的界面區較小，並且可增加裝置密度。
應理解的是，雖然在示例實施例中，半導體層24及34都是由半導體材料形成，但所述實施例也可應用於形成由任何其他類型的材料所形成的堆疊膜層。舉例而言，每個層24及34可由選自半導體材料、介電材料、金屬或金屬合金、非金屬導電材料、或其他材料的材料來形成。採用本發明的實施例，可在溝槽中形成具有水平部分但不具有垂直部分的堆疊膜層。
本發明的實施例具有一些有利特徵。在堆疊膜層的形成中，堆疊膜層的垂直部分被選擇性地移除。藉由移除堆疊膜層的垂直部分，堆疊膜層所佔的晶片面積減少，且不同類型裝置之間的界面區域更小。所得的裝置可具有高密度。
根據本發明的一些實施例，半導體裝置的形成方法包括：蝕刻半導體基板以形成溝槽，其中半導體基板包括面向溝槽的側壁；沉積延伸至溝槽中的第一半導體層，其中第一半導體層包括在溝槽底部的第一底部以及在半導體基板的側壁上的第一側壁部分；移除第一側壁部分以露出半導體基板的側壁；沉積延伸至溝槽中的第二半導體層，其中第二半導體層包括在第一底部上方的第二底部及接觸半導體基板的側壁的第二側壁部分；以及移除第二側壁部分以露出半導體基板的側壁。一實施例中，第一半導體層及第二半導體層是由不同的半導體材料形成。一實施例中，第一側壁部分的移除包括：對第一半導體層執行鈍化製程；以及在鈍化製程後，對第一半導體層執行等向性蝕刻製程。一實施例中，鈍化製程包括對第一半導體層執行非等向性鈍化製程。一實施例中，鈍化製程使第一半導體層的頂表面層轉換成鈍化層，且在等向性蝕刻製程中，鈍化層保護第一底部不被移除。一實施例中，第一側壁部分的移除包括：使用製程氣體對第一半導體層執行等向性蝕刻製程，其中當開始所述的移除時，第一底部及第一側壁部分皆暴露於製程氣體。一實施例中，製程氣體包括：刻蝕氣體，配置以蝕刻第一半導體層；以及副產物產生氣體，配置以產生副產物。一實施例中，在等向性蝕刻製程中，副產物層產生在第一底部的頂表面上，以保護第一底部不被蝕刻。一實施例中，半導體裝置的形成方法更包括：圖案化第一半導體層及第二半導體層，以形成圖案化的膜層堆疊；移除第一半導體層；以及形成閘極介電質，其包括與第二半導體層的頂表面及底表面接觸的部分。
根據本發明的一些實施例，半導體裝置的形成方法包括：形成延伸至基板中的溝槽；沉積第一層，其包括延伸至溝槽中的部分，其中第一層包括：多個第一水平部分；以及第一垂直部分，位於溝槽中且接觸基板的側壁；執行第一非等向性處理製程，以形成鈍化層於第一層的第一水平部分上；以及執行第一等向性蝕刻製程，以移除第一層的第一垂直部分。一實施例中，第一層的沉積包括磊晶製程，以成長選自由矽、鍺及前述組合所組成之群組的材料。一實施例中，第一非等向性處理製程包括電漿處理製程，其使用選自由N2 、O2 、SO2 、CH4 、CO2 、CO、SiCl4 及前述組合所組成之群組的製程氣體。一實施例中，半導體裝置的形成方法更包括：沉積第二層於鈍化層上方並與其接觸。一實施例中，第二層包括延伸至溝槽中的額外部分，且其中第二層包括：多個第二水平部分；以及第二垂直部分，位於溝槽中且接觸基板的側壁。
根據本發明的一些實施例，半導體裝置的形成方法包括：刻蝕半導體基板以形成溝槽；成長第一半導體層，其包括：在溝槽底部的第一底部；以及在溝槽中且接觸半導體基板的側壁的第一側壁部分；形成第一鈍化層於溝槽底部以及於第一半導體層的第一底部上方；以及蝕刻第一半導體層的第一側壁部分，在蝕刻第一側壁部分後留下第一底部。一實施例中，在形成第一鈍化層於溝槽的底部時，第一鈍化層未形成於第一半導體層的第一側壁部分上。一實施例中，在形成第一鈍化層於溝槽底部時，第一鈍化層的一延伸部分形成於第一半導體層的第一側壁部分上，且延伸部分比在溝槽底部的第一鈍化層薄。一實施例中，半導體裝置的形成方法更包括：成長第二半導體層，其包括：在溝槽的底部及在第一鈍化層上方的第二底部；以及在溝槽中的第二側壁部分；形成第二鈍化層於溝槽的底部以及於第二半導體層的第二底部上方；以及蝕刻第二半導體層的第二側壁部分。一實施例中，半導體裝置的形成方法更包括移除第一半導體層的第一底部。一實施例中，半導體裝置的形成方法更包括移除第一鈍化層及第二鈍化層。
以上概述數個實施例之特點，以便在本發明所屬技術領域中具有通常知識者可更好地了解本發明的各個方面。在本發明所屬技術領域中具有通常知識者，應理解其可輕易地利用本發明實為基礎，設計或修改其他製程及結構，以達到及此中介紹的實施例之相同的目的及/或優點。在本發明所屬技術領域中具有通常知識者，也應理解此類等效的結構並無背離本發明的精神與範圍，且其可於此作各種的改變、取代、及替換而不背離本發明的精神與範圍。
10:晶圓 20:基板 22:溝槽 24,24-1,24-2,24-n,34,34-1,34-2,34-n:半導體層 26,36:鈍化製程 27:區域 28,28-1,28-2,28-n,38,38-1,38-2,38-n:鈍化層 30,40:蝕刻製程 34A,34B:通道半導體層 44,44’:堆疊膜層 46:填充溝槽 48:半導體條 48’:突出鰭片 50:隔離區 52:全繞式閘極電晶體 54:閘極介電質 56:閘極電極 56-1:功函數層 56-2:金屬層 58:鰭式場效電晶體 64:接觸蝕刻停止層 66:層間介電質 68,76:副產物層 70,72,74,78:蝕刻製程 100A,100B:全繞式閘極區 100F:電晶體區 100I:界面區 200:製程流程 202,204,206,208,210,212,214,216:製程 218,220,222,224,226,228,230:製程 D1:深度 T1,T1A,T1B:厚度 T2,T2A,T2B:厚度 T3,T3A,T3B:厚度 T4,T4A,T4B:厚度 θ:傾斜角
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1至17、18A、18B-1及18B-2圖是根據一些實施例，繪示出形成堆疊膜層及電晶體的中間階段的剖面示意圖。 第19至27圖是根據一些實施例，繪示出形成堆疊膜層的中間階段的剖面示意圖。 第28及29圖是根據一些實施例，繪示出形成上層漸窄於相應下層的堆疊膜層的中間階段的剖面示意圖。 第30及31圖是根據一些實施例，繪示出形成上層漸寬於相應下層的堆疊膜層的中間階段的剖面示意圖。 第32圖是根據一些實施例，繪示出不同裝置區及界面區的示意圖。 第33圖是根據一些實施例，繪示出用於形成不同類型裝置的不同裝置區及界面區的示意圖。 第34圖是根據一些實施例，繪示出形成堆疊膜層與基於堆疊膜層的全繞式閘極電晶體的製程流程。
10:晶圓
20:基板
28,28-1,28-2,28-n,38,38-1,38-2,38-n:鈍化層
24,24-1,24-2,24-n,34,34-1,34-2,34-n:半導體層
44:堆疊膜層
100I:界面區
θ:傾斜角

Claims (12)

  1. 一種半導體裝置的形成方法，包括：蝕刻一半導體基板以形成一溝槽，其中該半導體基板包括面向該溝槽的一側壁；沉積延伸至該溝槽中的一第一半導體層，其中該第一半導體層包括在該溝槽的一底部的一第一底部以及在該半導體基板的該側壁上的一第一側壁部分；移除該第一側壁部分以露出該半導體基板的該側壁；沉積延伸至該溝槽中的一第二半導體層，其中該第二半導體層包括在該第一底部上方的一第二底部及接觸該半導體基板的該側壁的一第二側壁部分；移除該第二側壁部分以露出該半導體基板的該側壁；圖案化該第一半導體層及該第二半導體層，以形成一圖案化的膜層堆疊(layer-stack)；移除該第一半導體層；以及形成一閘極介電質，其包括與該第二半導體層的一頂表面及一底表面接觸的部分。
  2. 如請求項1之半導體裝置的形成方法，其中該第一半導體層及該第二半導體層是由不同的半導體材料形成。
  3. 如請求項1或2之半導體裝置的形成方法，其中該第一側壁部分的移除包括：對該第一半導體層執行一鈍化製程；以及在該鈍化製程後，對該第一半導體層執行一等向性蝕刻製程。
  4. 如請求項3之半導體裝置的形成方法，其中該鈍化製程包括對該第一半導體層執行一非等向性鈍化製程。
  5. 如請求項3之半導體裝置的形成方法，其中該鈍化製程使該第一 半導體層的一頂表面層轉換成一鈍化層，且在該等向性蝕刻製程中，該鈍化層保護該第一底部不被移除。
  6. 如請求項1或2之半導體裝置的形成方法，其中該第一側壁部分的移除包括：使用一製程氣體對該第一半導體層執行一等向性蝕刻製程，其中當開始所述的移除時，該第一底部及該第一側壁部分皆暴露於該製程氣體，其中該製程氣體包括：一刻蝕氣體，配置以蝕刻該第一半導體層；以及一副產物產生(byproduct-generating)氣體，配置以產生一副產物。
  7. 如請求項6之半導體裝置的形成方法，其中在該等向性蝕刻製程中，一副產物層產生在該第一底部的一頂表面上，以保護該第一底部不被蝕刻。
  8. 一種半導體裝置的形成方法，包括：形成延伸至一基板中的一溝槽；沉積一第一層，其包括延伸至該溝槽中的部分，其中該第一層包括：多個第一水平部分；以及一第一垂直部分，位於該溝槽中且接觸該基板的一側壁；執行一第一非等向性處理製程，以形成一鈍化層於該第一層的該些第一水平部分上，其中該第一非等向性處理製程將該第一層的一頂部轉化成該鈍化層；以及執行一第一等向性蝕刻製程，以移除該第一層的該第一垂直部分。
  9. 如請求項8之半導體裝置的形成方法，更包括：沉積一第二層於該鈍化層上方並與其接觸，其中該第二層包括延伸至該溝槽中的額外部分，且其中該第二層包括：多個第二水平部分；以及一第二垂直部分，位於該溝槽中且接觸該基板的該側壁。
  10. 一種半導體裝置的形成方法，包括：刻蝕一半導體基板以形成一溝槽；成長一第一半導體層，其包括：在該溝槽的一底部的一第一底部；以及在該溝槽中且接觸該半導體基板的一側壁的一第一側壁部分；對該第一半導體層進行一非等向性鈍化製程，以形成一第一鈍化層於該溝槽的該底部以及於該第一半導體層的該第一底部的一頂表面上，其中在形成該第一鈍化層於該溝槽的該底部時，該第一鈍化層未形成於該第一半導體層的該第一側壁部分上；以及蝕刻該第一半導體層的該第一側壁部分，在蝕刻該第一側壁部分後留下該第一底部。
  11. 如請求項10之半導體裝置的形成方法，更包括：成長一第二半導體層，其包括：在該溝槽的該底部及在該第一鈍化層上方的一第二底部；以及在該溝槽中的一第二側壁部分；形成一第二鈍化層於該溝槽的該底部以及於該第二半導體層的該第二底部上方；以及蝕刻該第二半導體層的該第二側壁部分。
  12. 如請求項11之半導體裝置的形成方法，更包括移除該第一半導體層的該第一底部、該第一鈍化層及該第二鈍化層。
TW109137185A 2019-10-29 2020-10-27 半導體裝置的形成方法 TWI786454B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962927547P 2019-10-29 2019-10-29
US62/927,547 2019-10-29
US16/870,389 2020-05-08
US16/870,389 US11488858B2 (en) 2019-10-29 2020-05-08 Methods for forming stacked layers and devices formed thereof

Publications (2)

Publication Number Publication Date
TW202131404A TW202131404A (zh) 2021-08-16
TWI786454B true TWI786454B (zh) 2022-12-11

Family

ID=75586365

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109137185A TWI786454B (zh) 2019-10-29 2020-10-27 半導體裝置的形成方法

Country Status (4)

Country Link
US (1) US11488858B2 (zh)
KR (1) KR102425110B1 (zh)
CN (1) CN112750769A (zh)
TW (1) TWI786454B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020114846A1 (de) * 2019-10-29 2021-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden von gestapelten schichten und daraus gebildete bauteile
US11575047B2 (en) * 2021-05-12 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device active region profile and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140154849A1 (en) * 2010-12-03 2014-06-05 International Business Machines Corporation Method of forming substrate contact for semiconductor on insulator (soi) substrate
US20190006492A1 (en) * 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
US20190109004A1 (en) * 2017-08-30 2019-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Film Growth for Bottom-Up Gap Filling

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090012583A (ko) 2007-07-30 2009-02-04 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법
US8765563B2 (en) 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
JP6082712B2 (ja) 2013-07-31 2017-02-15 東京エレクトロン株式会社 シリコン膜の成膜方法および薄膜の成膜方法
US10811502B1 (en) * 2019-05-30 2020-10-20 Nxp Usa, Inc. Method of manufacture of super-junction power semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140154849A1 (en) * 2010-12-03 2014-06-05 International Business Machines Corporation Method of forming substrate contact for semiconductor on insulator (soi) substrate
US9478600B2 (en) * 2010-12-03 2016-10-25 Globalfoundries Inc. Method of forming substrate contact for semiconductor on insulator (SOI) substrate
US20190006492A1 (en) * 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
US20190109004A1 (en) * 2017-08-30 2019-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective Film Growth for Bottom-Up Gap Filling

Also Published As

Publication number Publication date
US20210125859A1 (en) 2021-04-29
KR20210053174A (ko) 2021-05-11
KR102425110B1 (ko) 2022-07-27
TW202131404A (zh) 2021-08-16
US11488858B2 (en) 2022-11-01
CN112750769A (zh) 2021-05-04

Similar Documents

Publication Publication Date Title
US11842932B2 (en) Notched gate structure fabrication
US8518786B2 (en) Process for forming a metal oxide semiconductor devices
TW201946121A (zh) 半導體裝置的形成方法
TWI696220B (zh) 半導體裝置的形成方法
TW201916122A (zh) 半導體元件的製造方法
TWI713122B (zh) 半導體裝置的形成方法
TWI752436B (zh) 半導體結構的形成方法
TWI746165B (zh) 半導體裝置的形成方法
KR20200127119A (ko) 임계 전압 스프레드를 높이는 선택적 에칭
TWI697052B (zh) 半導體裝置及其製造方法
TW202034378A (zh) 積體電路裝置及其形成方法
TW201903958A (zh) 半導體裝置的形成方法
TWI786454B (zh) 半導體裝置的形成方法
TW202119478A (zh) 積體電路結構及其製造方法
US20240243011A1 (en) Methods for Forming Stacked Layers and Devices Formed Thereof
TW202017057A (zh) 鰭狀場效電晶體裝置
US11264456B2 (en) Isolation regions for reduced junction leakage
TWI820678B (zh) 半導體結構與其製作方法
TW202119626A (zh) 半導體裝置結構及其形成方法
KR20210143629A (ko) 금속 게이트 변조기의 인시추 형성
CN107170685B (zh) 鳍式晶体管的形成方法
CN107706110B (zh) FinFET器件的制造方法
US12034061B2 (en) Method for forming semiconductor structure
TW202230451A (zh) 奈米結構場效應電晶體元件及其形成方法
CN115881794A (zh) 形成半导体器件的方法