CN112750769A - 用于形成堆叠层的方法及其形成的器件 - Google Patents

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semiconductor layer
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trench
semiconductor
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林士尧
高魁佑
陈振平
林志翰
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及用于形成堆叠层的方法及其形成的器件。一种方法包括：蚀刻半导体衬底以形成沟槽，其中，所述半导体衬底包括朝向所述沟槽的侧壁；以及沉积延伸至所述沟槽中的第一半导体层。所述第一半导体层包括位于所述沟槽的底部处的第一底部部分和位于所述半导体衬底的所述侧壁上的第一侧壁部分。去除所述第一侧壁部分以显露所述半导体衬底的所述侧壁。所述方法还包括：沉积延伸至所述沟槽中的第二半导体层，其中，所述第二半导体层包括位于所述第一底部部分之上的第二底部部分和与所述半导体衬底的所述侧壁接触的第二侧壁部分。去除所述第二侧壁部分以显露所述半导体衬底的所述侧壁。

Description

用于形成堆叠层的方法及其形成的器件
技术领域
本公开涉及用于形成堆叠层的方法及其形成的器件。
背景技术
在集成电路的形成中，为了适应不同电路的设计，可以将多个器件集成在同一芯片上。例如，FinFET晶体管、纳米片晶体管、栅极环绕式(GAA)晶体管等可以形成在同一芯片上。界面区域用于间隔开不同类型的器件。为了提高芯片上器件的整体密度，需要减小界面区域所占用的芯片面积。
发明内容
根据本公开的一个实施例，提供了一种用于形成半导体器件的方法，包括：蚀刻半导体衬底以形成沟槽，其中，所述半导体衬底包括朝向所述沟槽的侧壁；沉积延伸至所述沟槽中的第一半导体层，其中，所述第一半导体层包括位于所述沟槽的底部处的第一底部部分和位于所述半导体衬底的所述侧壁上的第一侧壁部分；去除所述第一侧壁部分以显露所述半导体衬底的所述侧壁；沉积延伸至所述沟槽中的第二半导体层，其中，所述第二半导体层包括位于所述第一底部部分之上的第二底部部分和与所述半导体衬底的所述侧壁接触的第二侧壁部分；以及去除所述第二侧壁部分以显露所述半导体衬底的所述侧壁。
根据本公开的另一实施例，提供了一种用于形成半导体器件的方法，包括：形成延伸至衬底中的沟槽；沉积第一层，所述第一层包括延伸至所述沟槽中的部分，其中，所述第一层包括：第一水平部分；以及第一竖直部分，位于所述沟槽中并且与所述衬底的侧壁接触；执行第一各向异性处理工艺，以在所述第一层的所述第一水平部分上形成钝化层；以及执行第一各向同性蚀刻工艺，以去除所述第一层的所述第一竖直部分。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：蚀刻半导体衬底以形成沟槽；生长第一半导体层，所述第一半导体层包括：第一底部部分，位于所述沟槽的底部处；以及第一侧壁部分，位于所述沟槽中并且与所述半导体衬底的侧壁接触；在所述沟槽的所述底部处和所述第一半导体层的所述第一底部部分之上形成第一钝化层；以及蚀刻所述第一半导体层的所述第一侧壁部分，其中，所述第一底部部分在所述第一侧壁部分被蚀刻之后保留。
附图说明
当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个方面。要注意的是，根据行业标准惯例，不按比例绘制各种特征。事实上，为了论述的清楚，可以任意增大或减小各种特征的尺寸。
图1至图17、图18A、图18B-1和图18B-2示出了根据一些实施例的形成堆叠层和晶体管的中间阶段的截面视图。
图19至图27示出了根据一些实施例的形成堆叠层的中间阶段的截面视图。
图28和图29示出了根据一些实施例的形成堆叠层的中间阶段的截面视图，在堆叠层中上层与相应的下层相比越来越窄。
图30和图31示出了根据一些实施例的形成堆叠层的中间阶段的截面视图，在堆叠层中上层与相应的下层相比越来越宽。
图32示意性地示出了根据一些实施例的不同器件区域和界面区域。
图33示意性地示出了根据一些实施例的用于形成不同类型的器件的不同器件区域和界面区域。
图34示出根据一些实施例的用于形成堆叠层和基于堆叠层的栅极环绕式(GAA)晶体管的工艺流程。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开可以在各种示例中重复参考数字/字母。这种重复是为了简单清晰的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文中使用空间相关术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一个元素或特征与另一个(或多个)元素或特征的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。
根据一些实施例，提供了由不同材料形成的堆叠层及其形成方法。根据一些实施例示出了形成堆叠层的中间阶段。讨论了一些实施例的一些变型。本文讨论的实施例是提供示例以使得能够制作或使用本发明的主题，并且本领域的普通技术人员将容易理解在保持在不同实施例的预期范围内时可以进行的修改。在整个各种视图和说明性实施例中，类似的参考数字用于表示类似的元素。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
根据本公开的一些实施例，堆叠层的形成包括：形成沟槽；沉积由第一材料形成的第一共形层；去除第一共形层的竖直部分，而保留第一共形层的水平部分未被去除；沉积由第二材料形成的第二共形层；以及去除第二共形层的竖直部分，而保留第二共形层的水平部分未被去除。所产生的第一材料层和第二材料层包括沟槽中的水平部分，但不包括竖直部分。由于竖直部分将占用芯片区域，因此通过去除竖直部分，堆叠层的界面区域减小。要意识到，尽管在一些实施例中，随后讨论的层24和34是半导体层，但是这些层也可以由诸如电介质材料、金属材料等的其他材料形成。
图1至图17、图18A、图18B-1和图18B-2示出了根据本发明的一些实施例形成堆叠层和栅极环绕式(GAA)晶体管的中间阶段的截面视图。相应过程也示意性地反映在如图34所示的工艺流程200中。
在图1中，提供了衬底20。衬底20可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶片10的一部分。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是，例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅或玻璃衬底。还可以使用诸如多层或梯度衬底之类其他衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。
参考图2，形成沟槽22。在图34所示的工艺流程200中，相应过程被示出为过程202。根据一些实施例，使用各向异性蚀刻工艺来执行蚀刻。例如，当衬底20由硅形成或包含硅时，使用干法蚀刻方法执行蚀刻，蚀刻气体可以包括C2F6、CF4、SO2；HBr、Cl2和O2的混合物；HBr、Cl2和O2的混合物；HBr、Cl2、O2和CF2的混合物等。沟槽22的深度D1与期望沟道层数有关。根据一些实施例，沟槽22的深度D1在约10nm和约200nm之间的范围内。所产生的沟槽22可以具有如图2所示的竖直侧壁，倾斜角θ等于90度或基本上等于90度，例如，在约89°和约91°之间的范围内。倾斜角θ也可以小于89°，例如，在约85°和约89°之间的范围内，或大于约91°，例如，在约91°和约110°之间的范围内。倾斜角θ也可以小于约85°或大于约110°。
图3至图6示出了根据本公开的一些实施例的半导体层24-1和钝化层28-1的形成。在整个描述中，半导体层24-1至24-n(图13)也被统称和单独地称为半导体层24，钝化层28-1至28-n(图13)也被统称和单独地称为钝化层28。图3示出了半导体层24-1的沉积。在图34所示的工艺流程200中，相应的过程被示出为过程204。半导体层24-1可以由与衬底20的材料不同的材料形成。根据一些实施例，半导体层24-1是由SiGe、锗(例如，基本上不含硅，例如Si原子百分比低于约10％)、SiC或其他材料形成或包含这些材料。根据使用SiGe的一些实施例，锗原子百分比可以在约30％至约60％之间的范围内。更高或更低的锗原子百分比也在本公开的范围内。根据一些实施例，沉积包括外延生长。根据一些实施例，例如，当要形成GAA晶体管时，半导体层24-1至24-n(图13)可以在随后的工艺中被去除，因此被称为牺牲层。根据其他实施例，半导体层24不被去除，并且可以留在最终结构中。
可以使用共形沉积方法来执行沉积，共形沉积方法可以包括原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)等。因此，半导体层24-1可以是共形层，其水平厚度T1A和竖直厚度T1B彼此相等或基本上彼此相等。例如，水平厚度T1A和竖直厚度T1B的差值可能小于约20％。根据一些实施例，厚度T1(包括T1A和T1B)可以在约3nm和约100nm之间的范围内，同时也考虑其他厚度范围。
接下来，参考图4，执行钝化工艺26，其中使用工艺气体来钝化半导体层24-1的水平部分的表面层，使得其在随后的蚀刻工艺中具有增加的蚀刻选择性。在图34所示的工艺流程200中，相应的过程被示出为过程206。工艺气体可以包括氮气(N2)、氧气(O2)、SO2、CH4、CO2、CO、SiCl4或其组合。其他气体(例如Ar、He等)也可以被添加到工艺气体中。工艺气体对半导体层24-1的顶表面层进行修改/处理，修改后的表面层被称为钝化层28-1。当工艺气体包含氧气时，半导体层24-1的表面层被氧化，钝化层28-1为含氧层。当工艺气体包含氮气时，半导体层24-1的表面层被氮化，钝化层28-1为含氮层。因此，钝化层28-1包括半导体层24-1的元素和来自工艺气体的附加元素，并且具有不同于半导体层24-1的下层未处理部分的属性。
根据本公开的一些实施例，钝化是通过各向异性工艺来执行的，使得半导体层24-1的水平部分的表面层被钝化以形成钝化层28-1，而在半导体层24-1的竖直部分上没有形成钝化层。根据本发明的一些实施例，钝化层的厚度T2(包括T2A和T2B)小于半导体层24-1的厚度T1的约15％，并且比率T2/T1小于0.2，并且可以在约0.05到约0.2之间的范围内。根据替代实施例，处理工艺包括竖直分量和水平分量，其中竖直分量大于水平分量。结果，当钝化层28-1形成在半导体层24-1的水平部分上时，钝化层28-1的较薄竖直部分也形成在半导体层24-1的竖直部分上。钝化层28-1的竖直部分使用虚线示出以指示它们可以形成，也可以不形成。钝化层28-1的竖直部分的厚度T2B可以小于水平部分的厚度T2A的约50％，或小于约30％或20％。
根据本公开的一些实施例，钝化工艺在约10瓦到约4000瓦之间的范围内的电源功率下执行。偏压功率可以在约10瓦到约4000瓦之间的范围内，从而产生了足够的各向异性效应。工艺气体的压力可以在约1mTorr到约800mTorr之间的范围内。工艺气体的流速可以在约1sccm到约5000sccm之间的范围内。
图5示出了蚀刻工艺30，蚀刻工艺30可以是各向同性蚀刻工艺。在图34所示的工艺流程200中，相应的过程被示出为过程208。使用蚀刻半导体层24-1且不蚀刻钝化层28-1的蚀刻气体来执行蚀刻工艺。蚀刻气体可以包括Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6或其组合。稀释气体(例如Ar、He、Ne等)也可以添加到蚀刻气体中。在蚀刻工艺30中，可以开启等离子体。
根据本公开的一些实施例，蚀刻工艺30在约10瓦到约4000瓦之间的范围内的电源功率下执行。可能没有施加偏置功率(偏置功率等于0瓦)，或者偏置功率非常低，例如，低于约0.5瓦。蚀刻气体的压力可以在约1mTorr至约800mTorr之间的范围内。蚀刻气体的流速可以在约1sccm至约5000sccm之间的范围内。
在蚀刻工艺30中，蚀刻选择性(即半导体层24-1的蚀刻速率与钝化层28-1的蚀刻速率之比)大于3、可高于约5并且可以在约3至约50之间的范围内。半导体层24-1的水平部分由钝化层28-1保护，并且不被蚀刻。另一方面，半导体层24-1的竖直部分被蚀刻。当在半导体层24-1的竖直部分上也形成钝化层28-1时，由于钝化层28-1的竖直部分比钝化层28-1的水平部分更薄，竖直部分将比水平部分更早(以低蚀刻速率)被消耗，然后半导体层24-1的暴露的竖直部分被蚀刻。所产生的结构在图6中示出，其中衬底20的侧壁被暴露。要意识到，当钝化层28-1不包括竖直部分时，由于半导体层24-1(被蚀刻)的竖直部分较薄，因此钝化层28-1仍可延伸至衬底20的侧壁。替代地，钝化层28-1可以与衬底20的侧壁隔开，并且区域27没有钝化层28-1。在如图6所示的所产生的结构中，半导体层24-1延伸到衬底20的侧壁，而半导体层24-1的竖直部分不保留。衬底20朝向沟槽22的侧壁从而再次显露。
根据本公开的一些实施例，在蚀刻工艺30中，可以产生副产物(未示出)，副产物可以在沟槽22中累积，并且可以形成在牺牲层28-1的顶部上。副产物与半导体层24-1的组成和蚀刻气体有关。例如，根据一些实施例，副产物可以包括SiOxCly。例如，使用包括H2SO4、HNO3、NH3、HF、HCl或其组合的化学溶液去除副产物。在图34所示的工艺流程200中，相应的过程被示出为过程210。诸如O3、H2等气体可以添加到化学溶液中。化学溶液的溶剂可以包括水、乙醇等。
图7至图10示出了根据本公开的一些实施例的半导体层34-1和钝化层38-1的形成。在整个描述中，半导体层34-1至34-n(图13)被统称和单独地称为半导体层34，并且钝化层38-1至38-n(图13)也被统称和单独地称为钝化层38。图7示出半导体层34-1的沉积。在图34所示的工艺流程200中，相应的过程被示出为过程212。半导体层34-1由不同于半导体层24-1的材料的半导体材料形成。根据一些实施例，半导体层34-1由硅(不含锗)、硅锗等形成或包含这些材料。当半导体层24-1和34-1两者都包含硅锗时，半导体层34-2的锗百分比可以低于(例如，约一半)半导体层24-1的锗百分比。根据使用SiGe的一些实施例，锗原子百分比可以低于约40％、低于约20％或低于约10％。根据一些实施例，半导体层34可以用作所产生的GAA晶体管的沟道层，因此也被称为沟道半导体层34。
半导体层34-1的沉积可以使用共形沉积方法来执行，共形沉积方法可以包括ALD、PEALD、PECVD、PVD等。因此，半导体层34-1可以是共形层，其水平厚度T3A和竖直厚度T3B彼此相等或基本上彼此相等，例如，差值小于约20％。根据一些实施例，厚度T3(包括T3A和T3B)可以在约3nm到约100nm之间的范围内，同时也考虑其他厚度范围。
接下来，参考图8，执行钝化工艺36，其中使用工艺气体来钝化半导体层34-1的表面层，使得其在随后的蚀刻工艺中具有增加的蚀刻选择性。在图34所示的工艺流程200中，相应的过程被示出为过程214。工艺气体还可以包括氮气(N2)、氧气(O2)、SO2、CH4、CO2、CO、SiCl4或其组合。其他气体(例如Ar、He等)也可以被添加到工艺气体中。根据本公开的一些实施例，虽然钝化工艺26(图4)和钝化工艺36(图8)两者都可以使用从同一组工艺气体中选择的工艺气体来执行，但这些工艺可以彼此相同或不同。此外，即使用于钝化工艺26的工艺气体彼此相同，例如全部包含氧气，也可以调节一些气体的量以在相应竖直部分的蚀刻中实现更高的蚀刻选择性。例如，当半导体层24-1包含SiGe并且半导体层34-1包含Si且不含Ge时，当工艺气体包含O2时，钝化工艺36-1可以用比钝化工艺26更高的工艺气体流速来执行。半导体层34-1的钝化表面层被称为钝化层38-1。当工艺气体包含氧气时，半导体层34-1的表面层被氧化，并且钝化层38-1为含氧层。当工艺气体包含氮气时，半导体层34-1的表面层被氮化，并且钝化层38-1为含氮层。因此，钝化层38-1具有不同于半导体层34-1的下层未处理部分的属性。
根据本公开的一些实施例，钝化工艺是各向异性工艺，使得半导体层34-1的水平部分的表面层被钝化以形成钝化层38-1，而在半导体层34-1的竖直部分上没有形成钝化层。根据本公开的一些实施例，钝化层38-1的厚度T4小于半导体层34-1的厚度T3的约15％，并且比率T4/T3可以在约0.05到约0.2之间的范围内。根据替代实施例，处理工艺包括竖直分量和水平分量两者，其中竖直分量大于水平分量。结果，当钝化层38-1形成在半导体层34-1的水平部分上时，钝化层38-1的较薄竖直部分形成在半导体层24-1的竖直部分上。钝化层38-1的竖直部分使用虚线示出以指示它们可以形成，也可以不形成。钝化层38-1的竖直部分的厚度T4B可以小于水平部分的厚度T4A的约50％、20％或10％。
根据本公开的一些实施例，钝化工艺36-1是在约10瓦到约4000瓦之间的范围内的电源功率下执行的。偏压功率可以在约10瓦到约4000瓦之间的范围内。工艺气体的压力可以在约1mTorr到约800mTorr之间的范围内。工艺气体的流速可以在约1sccm到约5000sccm之间的范围内。
图9示出了蚀刻工艺40，蚀刻工艺40可以是各向同性蚀刻工艺。在图34所示的工艺流程200中，相应的过程被示出为过程216。使用蚀刻半导体层34-1且不蚀刻钝化层38-1的蚀刻气体来执行蚀刻工艺。蚀刻气体可以包括Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6或其组合。稀释气体(例如Ar、He、Ne等)也可以添加到蚀刻气体中。在蚀刻工艺40中，可以开启等离子体。
根据本公开的一些实施例，蚀刻工艺40在约10瓦到约4000瓦之间的范围内的电源功率下执行。可能没有施加偏置功率(偏置功率等于0瓦)，或者偏置功率非常低，例如，低于约0.5瓦。蚀刻气体的压力可以在约1mTorr至约800mTorr之间的范围内。蚀刻气体的流速可以在约1sccm至约5000sccm之间的范围内。
在蚀刻工艺40中，蚀刻选择性(即半导体层34-1的蚀刻速率与钝化层38-1的蚀刻速率之比)是较高的，例如高于约5并且可以在约3至约50之间的范围内。半导体层34-1的水平部分由钝化层38-1保护，并且不被蚀刻。另一方面，半导体层34-1的竖直部分被蚀刻。所产生的结构在图10中示出，其中衬底20的侧壁被再次暴露。要意识到，钝化层38-1可以延伸至衬底20的侧壁，或可以与衬底20的侧壁隔开。半导体层34-1延伸至衬底20的侧壁，而不存在竖直部分或半导体层34-1的竖直部分基本上不保留。
根据本公开的一些实施例，在蚀刻工艺40中，可以产生副产物，根据一些实施例，副产物可以包括SiOxCly。可以使用包括H2SO4、HNO3、NH3、HF、HCl或其组合的化学溶液去除副产物。诸如O3、H2等气体可以添加到化学溶液中。在图34所示的工艺流程200中，相应的过程被示出为过程218。化学溶液的溶剂可以包括水、乙醇等。
图11和图12示出了更多堆叠层的形成。在图34所示的工艺流程200中，相应的过程被示出为过程220。图11示出了半导体层24-2和钝化层28-2的形成。材料和形成工艺分别类似于半导体层24-1和钝化层28-1的材料和形成工艺，本文不再重复。图12示出了半导体层34-2和钝化层38-2的形成。材料和形成工艺分别类似于半导体层34-1和钝化层38-1的材料和形成工艺，本文不再重复。可以形成，也可以不形成更多层，例如24-n、28-n、34-n和38-n，其中n可以是3、4、5或更多，例如最多10。所产生的结构在图13中示出，所产生的堆叠层被称为堆叠层44。根据本公开的替代实施例，在如图12所示的过程之后，不再形成与层24-1、28-1、34-1和38-1类似的层。堆叠层44的顶层可以是沟道34的钝化层38或者可以是半导体层24的钝化层28。堆叠层44可以完全填充沟槽22，或留下沟槽22顶部部分未被填充。
图14示出了平坦化工艺，以便去除沟槽22外部的多余材料。在图34所示的工艺流程200中，相应的过程被示为过程222。平坦化可以使用半导体层24-1、28-1、34-1和38-1中的一者作为CMP停止层。
在随后的过程中，形成晶体管。根据一些实施例，所形成的晶体管包括相邻两个FinFET的GAA晶体管作为示例。晶体管的形成工艺在图15至图17、图18A、图18B-1和图18B-2中示出。
参考图15，对堆叠层44和衬底20进行蚀刻，从而形成沟槽46。在图34所示的工艺流程200中，相应的过程被示出为过程224。图案化衬底20和堆叠层44分别形成半导体条带48和图案化堆叠层44。接下来，参考图16，形成隔离区域50以填充沟槽46。隔离区域50在下文中被替代地称为浅沟隔离(STI)区域。在图34所示的工艺流程200中，相应的过程被示出为过程226。STI区域50可以包括：内衬电介质(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物层；以及在内衬氧化物之上的电介质材料，其中电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂涂层等形成。根据一些实施例，内衬电介质之上的电介质材料可以包括氧化硅、氮化硅等。
参考图17，STI区域50凹陷，使得半导体条带48的顶部部分突出高于STI区域50剩余部分的顶表面，以形成突出的鳍48’。在图34所示的工艺流程200中，相应的过程被示出为过程228。可以使用干法蚀刻工艺来执行蚀刻，其中例如NF3和NH3用作蚀刻气体。在蚀刻工艺期间，可以产生等离子体。也可以包括氩气。根据本公开的替代实施例，使用湿法蚀刻工艺来执行STI区域50的凹陷。例如，蚀刻化学品可以包括HF。因此，堆叠层44的侧壁被暴露。
图18A、图18B-1和图18B-2示出了形成GAA晶体管52和FinFET 58的截面视图。在图34所示的工艺流程200中，相应的过程被示出为过程230。要意识到，截面视图是从GAA晶体管52和FinFET 58的沟道和栅极堆叠获得的。晶体管的源极/漏极区域处于不同的截面中，并且并未示出。GAA晶体管52包括沟道34(包括34-1到34-n)、环绕沟道34的栅极电介质54和栅极电极56。GAA晶体管52和FinFET 58的形成工艺可以包括在图17所示的突出结构上形成虚设栅极堆叠和栅极间隔体，从而形成源极/漏极区域(未示出)，然后形成接触蚀刻停止层(CESL)64和层间电介质(ILD)66。然后执行一个或多个蚀刻工艺以去除虚设栅极堆叠、牺牲半导体层24、钝化层28(包括28-1至28-n)及钝化层38(包括38-1至38-n)。未去除沟道半导体层34-1至34-n。然后形成栅极电介质54和替换栅极电极56(可以是金属栅极电极)。也形成了FinFET 58。要意识到，尽管所示的示例实施例示出GAA晶体管52和FinFET 58共享相同的替换栅极电极54，如图18A所示，但在其他实施例中，它们可能不共享替换栅极电极54，如图18B-1和图18B-2所示。图18B-1示出了在形成替换栅极之前，在GAA晶体管52和FinFET 58的栅极堆叠之间执行切割。因此，栅极电介质54和栅极电极56(包括例如功函数层56-1和其他金属层56-2)具有侧壁部分。根据这些实施例，可以在虚设栅极电极(未示出)上执行切割。图18-2示出了直接在替换栅极上、在GAA晶体管52和FinFET 58的栅极堆叠之间执行切割。因此，栅极电介质54和栅极电极56(包括例如功函数层56-1和其他金属层56-2)不具有侧壁部分。
根据一些实施例，FinFET 58和GAA晶体管52紧密定位。GAA晶体管52与其相邻的FinFET 58之间的界面区域的大小受堆叠层44的影响。例如，如果堆叠层44被形成为延伸到沟槽22(图2)中的共形层，则每个堆叠层44将具有侧壁部分，并且所有侧壁部分将占用芯片区域。这将显著增加GAA晶体管与相邻晶体管之间的界面区域。通过选择性地从沟槽中去除堆叠层的侧壁部分，减少了界面区域。GAA晶体管52与其相邻的FinFET 58之间的界面区域减小，并且可以降低器件的密度。
图19至图27示出了根据本公开的一些实施例的形成堆叠层44’的中间阶段的截面视图。这些实施例与图1至图17、图18A、图18B-1和图18B-2中所示的实施例相似，除了不是在蚀刻之前形成钝化层以便保护堆叠层的水平部分，而是在没有钝化层的情况下开始蚀刻，并且使用蚀刻的副产物。因此，将用一步蚀刻工艺替代用于去除堆叠层的竖直部分的两步蚀刻工艺。除非另有规定，否则这些实施例中的组件的材料和形成工艺基本上与类似组件相同，其在图1至图18所示的前面的实施例中用类似的参考数字表示。因此，关于图19至图27所示组件的形成工艺和材料的细节可以在前面的实施例的讨论中找到。
这些实施例的初始工艺基本上与图1至图3所示相同，并且所产生的结构在图19中示出，其中形成半导体层24-1。接下来，如图20所示，执行各向同性蚀刻工艺70。工艺气体可以包括(一种或多种)蚀刻气体和(一种或多种)钝化气体两者。蚀刻气体可以包括Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6或其组合。钝化气体还可以包括氮气(N2)、氧气(O2)、SO2、CH4、CO2、CO、SiCl4或其组合。其他气体(例如Ar、He、Ne等)也可以被添加到工艺气体中。根据本公开的一些实施例，蚀刻工艺在大约10瓦到约4000瓦之间的范围内的电源功率下执行。可能没有施加偏置功率(偏置功率等于0瓦)，或者偏置功率非常低，例如，低于约0.5瓦。工艺气体的压力可以在约1mTorr和约800mTorr之间的范围内。工艺气体的流速可以在约1sccm至约5000sccm之间的范围内。
参考图20，在蚀刻工艺70中，副产物层68形成，并且沉积在半导体层24-1的水平表面上。在半导体层24-1的竖直部分上，由于电导效应，副产物层68停留的机会较小，并且将被泵出相应的蚀刻室。例如，副产物层68可以包括SiOBrCl。副产物层68保护半导体层24-1的水平部分，因此可以去除半导体层24-1的竖直部分，从而形成图21所示的结构。可以调整工艺气体和蚀刻条件以增加副产物层68的产生，以提供对半导体层24-1的水平部分的充分保护。例如，钝化气体中的(一种或多种)含氧气体的流速可以例如增加到约1sccm和约1000sccm，以便更快地生成副产物层68。
参考图21，在去除半导体层24-1的竖直部分之后，可以在各向同性蚀刻工艺72中去除副产物层68。蚀刻剂可以包括H2SO4、HNO3、NH3、HF、HCl或其组合。诸如O3、H2等气体可以添加到化学溶液中。化学溶液的溶剂可以包括水、乙醇等。所产生的结构在图22中示出。
图23示出半导体层34-1的沉积，其可以为共形层。接下来，如图24所示，执行各向同性蚀刻工艺74以蚀刻半导体层34-1的竖直部分，而半导体层34-1的水平部分被较少蚀刻且将保留大部分。可以使用包含(一种或多种)蚀刻气体和钝化气体两者的工艺气体来执行蚀刻工艺，其中示例气体和工艺条件可以类似于图20中所示的工艺70。因此，在半导体层34-1的水平部分上形成副产物层76，以便选择性地去除半导体层34-1的竖直部分。图25示出用于去除副产物层76的蚀刻工艺78。
在随后的工艺中，可以使用如图19至图25所示的类似工艺形成更多的半导体层24(包括24-2至24-n)和半导体层34(包括34-2至34-n)。因此，形成包括半导体层34和半导体层24的堆叠层44’。然后执行平坦化工艺，从而产生图27所示的结构。随后的工艺类似于图15至图17、图18A、图18B-1和图18B-2所示的工艺，在本文中不再重复这些工艺。
通过采用本公开的实施例，堆叠层44或44’可以具有不同类型的边缘轮廓，而不是图18和27中所示的边缘轮廓。例如，图28和29示出了具有锐倾斜角或钝倾斜角θ的堆叠层44的形成。图28示出了对衬底20的蚀刻以形成具有锐倾斜角θ的沟槽22。接下来，执行如图3至14所示的沉积工艺以形成堆叠层44，如图29所示。根据一些实施例，如前面段落中所述，倾斜角θ也可以小于89°，例如，在约85°到约89°之间的范围内。倾斜角θ也可以小于约85°。
图30示出了对衬底20的蚀刻以形成具有钝倾斜角θ的沟槽22。接下来，执行如图3至图14所示的沉积工艺以形成堆叠层44，如图31所示。根据一些实施例，如前面段落中所述，倾斜角θ可以大于约91°，例如，在约91°到约110°之间的范围内。倾斜角θ也可以大于约110°。要意识到，图14中的堆叠层44和图27所示的堆叠层44’也可以具有如图29或31所示的倾斜角θ。
图32示出了一些区域的顶视图，这些区域包括GAA区域110G、FinFET区域100F和界面区域100I。GAA区域110G用于形成GAA晶体管(例如，类似于图18A、图18B-1和图18B-2中的GAA晶体管52)。图32中的顶视图可以反映图18A、图18B-1和图18B-2所示结构的顶视图。FinFET区域110F用于具有FinFET(例如，图18A、图18B-1和图18B-2中的FinFET 58)。界面区域100I可以包括图29或31中的斜边缘区域100I和用于提供工艺裕度(process margin)的区域。如可以认识到的，如果堆叠层是具有竖直部分的共形层，则竖直部分也在界面区域中。因此，通过在去除竖直部分的沟槽中形成堆叠层，可以最小化界面区域100I。
图33示出了晶片10的一些部分，其可以包括多个区域。例如，可以存在多个(例如2、3……最多10个或更多个)单沟道晶体管区域100F，其中的晶体管具有彼此不同的设计。可以存在多个(例如2、3或更多个)多沟道晶体管区域(例如具有多个沟道层的GAAs)，其中的晶体管具有彼此不同的设计。例如，图33示出了GAA区域100GA和100GB中的沟道层具有由不同材料形成的沟道半导体层34A和34B。单沟道晶体管可以具有不同的沟道材料、不同的沟道宽度等。界面区域100I将多个器件区域分隔开。通过采用本公开的实施例，器件区域之间的界面区域更小，并且可以增加器件的密度。
要意识到，尽管在示例实施例中，半导体层24和34都是由半导体材料形成的，但实施例可以应用于由任何其他类型的材料形成的堆叠层的形成。例如，层24和34中的每一个可以由选自半导体材料、电介质材料、金属或金属合金、非金属导电材料等的材料形成。通过采用本公开的实施例，可以在沟槽中形成具有水平部分但没有竖直部分的堆叠层。
本公开的实施例具有一些有利的特征。在堆叠层的形成中，选择性地去除堆叠层的竖直部分。通过去除堆叠层的竖直部分，减少由堆叠层所占用的芯片区域，并且不同类型的器件之间的界面区域更小。所产生的器件可以具有高密度。
根据本公开的一些实施例，一种方法包括：蚀刻半导体衬底以形成沟槽，其中，所述半导体衬底包括朝向所述沟槽的侧壁；沉积延伸至所述沟槽中的第一半导体层，其中，所述第一半导体层包括位于所述沟槽的底部处的第一底部部分和位于所述半导体衬底的所述侧壁上的第一侧壁部分；去除所述第一侧壁部分以显露所述半导体衬底的所述侧壁；沉积延伸至所述沟槽中的第二半导体层，其中，所述第二半导体层包括位于所述第一底部部分之上的第二底部部分和与所述半导体衬底的所述侧壁接触的第二侧壁部分；以及去除所述第二侧壁部分以显露所述半导体衬底的所述侧壁。在实施例中，所述第一半导体层和所述第二半导体层由不同的半导体材料形成。在实施例中，去除所述第一侧壁部分包括：对所述第一半导体层执行钝化工艺；以及在所述钝化工艺之后，对所述第一半导体层执行各向同性蚀刻工艺。在实施例中，所述钝化工艺包括对所述第一半导体层的各向异性钝化工艺。在实施例中，所述钝化工艺使得所述第一半导体层的顶表面层转化为钝化层，并且在所述各向同性蚀刻工艺中，所述钝化层保护所述第一底部部分不被去除。在实施例中，去除所述第一侧壁部分包括使用工艺气体对所述第一半导体层执行各向同性蚀刻工艺，其中，在所述去除开始时，所述第一底部部分和所述第一侧壁部分两者都暴露于所述工艺气体。在实施例中，所述工艺气体包括：蚀刻气体，被配置为蚀刻所述第一半导体层；以及副产物生成气体，被配置为生成副产物。在实施例中，在所述各向同性蚀刻工艺中，在所述第一底部部分的顶表面上生成副产物层以保护所述第一底部部分不被蚀刻。在实施例中，所述方法还包括：对所述第一半导体层和所述第二半导体层进行图案化以形成经图案化的层堆叠；去除所述第一半导体层；以及形成栅极电介质，所述栅极电介质包括与所述第二半导体层的顶表面和底表面两者接触的部分。
根据本公开的一些实施例，一种方法包括：形成延伸至衬底中的沟槽；沉积第一层，所述第一层包括延伸至所述沟槽中的部分，其中，所述第一层包括：第一水平部分；以及第一竖直部分，位于所述沟槽中并且与所述衬底的侧壁接触；执行第一各向异性处理工艺，以在所述第一层的所述第一水平部分上形成钝化层；以及执行第一各向同性蚀刻工艺，以去除所述第一层的所述第一竖直部分。在实施例中，沉积第一层包括外延工艺，用于生长选自由硅、锗及其组合组成的组的材料。在实施例中，所述第一各向异性处理工艺包括使用选自由氮(N2)、氧(O2)、SO2、CH4、CO2、CO、SiCl4及其组合组成的组的工艺气体的等离子体处理工艺。在实施例中，所述方法还包括：在所述钝化层之上并且接触所述钝化层沉积第二层。在实施例中，所述第二层包括延伸至所述沟槽中的附加部分，并且其中，所述第二层包括：第二水平部分；以及第二竖直部分，位于所述沟槽中并且与所述衬底的侧壁接触。
根据本公开的一些实施例，一种方法包括：蚀刻半导体衬底以形成沟槽；生长第一半导体层，所述第一半导体层包括：第一底部部分，位于所述沟槽的底部处；以及第一侧壁部分，位于所述沟槽中并且与所述半导体衬底的侧壁接触；在所述沟槽的所述底部处和所述第一半导体层的所述第一底部部分之上形成第一钝化层；以及蚀刻所述第一半导体层的所述第一侧壁部分，其中，所述第一底部部分在所述第一侧壁部分被蚀刻之后保留。在实施例中，当在所述沟槽的所述底部处形成所述第一钝化层时，在所述第一半导体层的所述第一侧壁部分上未形成所述第一钝化层。在实施例中，当在所述沟槽的所述底部处形成所述第一钝化层时，在所述第一半导体层的所述第一侧壁部分上形成所述第一钝化层的延伸部分，并且所述延伸部分比所述沟槽的所述底部处的所述第一钝化层更薄。在实施例中，所述方法还包括：生长第二半导体层，所述第二半导体层包括：第二底部部分，位于所述沟槽的底部处并位于所述第一钝化层之上；以及第二侧壁部分，位于所述沟槽中；在所述沟槽的所述底部处和所述第二半导体层的所述第二底部部分之上形成第二钝化层；以及蚀刻所述第二半导体层的所述第二侧壁部分。在实施例中，所述方法还包括去除所述第一半导体层的所述第一底部部分。在实施例中，所述方法还包括去除所述第一钝化层和所述第二钝化层。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。
示例1是一种用于形成半导体器件的方法，包括：蚀刻半导体衬底以形成沟槽，其中，所述半导体衬底包括朝向所述沟槽的侧壁；沉积延伸至所述沟槽中的第一半导体层，其中，所述第一半导体层包括位于所述沟槽的底部处的第一底部部分和位于所述半导体衬底的所述侧壁上的第一侧壁部分；去除所述第一侧壁部分以显露所述半导体衬底的所述侧壁；沉积延伸至所述沟槽中的第二半导体层，其中，所述第二半导体层包括位于所述第一底部部分之上的第二底部部分和与所述半导体衬底的所述侧壁接触的第二侧壁部分；以及去除所述第二侧壁部分以显露所述半导体衬底的所述侧壁。
示例2是示例1所述的方法，其中，所述第一半导体层和所述第二半导体层由不同的半导体材料形成。
示例3是示例1所述的方法，其中，去除所述第一侧壁部分包括：对所述第一半导体层执行钝化工艺；以及在所述钝化工艺之后，对所述第一半导体层执行各向同性蚀刻工艺。
示例4是示例3所述的方法，其中，所述钝化工艺包括对所述第一半导体层的各向异性钝化工艺。
示例5是示例3所述的方法，其中，所述钝化工艺使得所述第一半导体层的顶表面层转化为钝化层，并且在所述各向同性蚀刻工艺中，所述钝化层保护所述第一底部部分不被去除。
示例6是示例1所述的方法，其中，去除所述第一侧壁部分包括使用工艺气体对所述第一半导体层执行各向同性蚀刻工艺，其中，在所述去除开始时，所述第一底部部分和所述第一侧壁部分两者都暴露于所述工艺气体。
示例7是示例6所述的方法，其中，所述工艺气体包括：蚀刻气体，被配置为蚀刻所述第一半导体层；以及副产物生成气体，被配置为生成副产物。
示例8是示例6所述的方法，其中，在所述各向同性蚀刻工艺中，在所述第一底部部分的顶表面上生成副产物层以保护所述第一底部部分不被蚀刻。
示例9是示例1所述的方法还包括：对所述第一半导体层和所述第二半导体层进行图案化以形成经图案化的层堆叠；去除所述第一半导体层；以及形成栅极电介质，所述栅极电介质包括与所述第二半导体层的顶表面和底表面两者接触的部分。
示例10是一种用于形成半导体器件的方法，包括：形成延伸至衬底中的沟槽；沉积第一层，所述第一层包括延伸至所述沟槽中的部分，其中，所述第一层包括：第一水平部分；以及第一竖直部分，位于所述沟槽中并且与所述衬底的侧壁接触；执行第一各向异性处理工艺，以在所述第一层的所述第一水平部分上形成钝化层；以及执行第一各向同性蚀刻工艺，以去除所述第一层的所述第一竖直部分。
示例11是示例10所述的方法，其中，沉积所述第一层包括外延工艺，用于生长选自由硅、锗及其组合组成的组的材料。
示例12是示例10所述的方法，其中，所述第一各向异性处理工艺包括使用选自由氮气(N2)、氧气(O2)、SO2、CH4、CO2、CO、SiCl4及其组合组成的组的工艺气体的等离子体处理工艺。
示例13是示例10所述的方法，还包括：在所述钝化层之上并且接触所述钝化层沉积第二层。
示例14是示例13所述的方法，其中，所述第二层包括延伸至所述沟槽中的附加部分，并且其中，所述第二层包括：第二水平部分；以及第二竖直部分，位于所述沟槽中并且与所述衬底的侧壁接触。
示例15是一种用于形成半导体器件的方法，包括：蚀刻半导体衬底以形成沟槽；生长第一半导体层，所述第一半导体层包括：第一底部部分，位于所述沟槽的底部处；以及第一侧壁部分，位于所述沟槽中并且与所述半导体衬底的侧壁接触；在所述沟槽的所述底部处和所述第一半导体层的所述第一底部部分之上形成第一钝化层；以及蚀刻所述第一半导体层的所述第一侧壁部分，其中，所述第一底部部分在所述第一侧壁部分被蚀刻之后保留。
示例16是示例15所述的方法，其中，当在所述沟槽的所述底部处形成所述第一钝化层时，在所述第一半导体层的所述第一侧壁部分上未形成所述第一钝化层。
示例17是示例15所述的方法，其中，当在所述沟槽的所述底部处形成所述第一钝化层时，在所述第一半导体层的所述第一侧壁部分上形成所述第一钝化层的延伸部分，并且所述延伸部分比所述沟槽的所述底部处的所述第一钝化层更薄。
示例18是示例15所述的方法，还包括：生长第二半导体层，所述第二半导体层包括：第二底部部分，位于所述沟槽的底部处并且位于所述第一钝化层之上；以及第二侧壁部分，位于所述沟槽中；在所述沟槽的所述底部处和所述第二半导体层的所述第二底部部分之上形成第二钝化层；以及蚀刻所述第二半导体层的所述第二侧壁部分。
示例19是示例18所述的方法，还包括：去除所述第一半导体层的所述第一底部部分。
示例20是示例19所述的方法，还包括：去除所述第一钝化层和所述第二钝化层。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
蚀刻半导体衬底以形成沟槽，其中，所述半导体衬底包括朝向所述沟槽的侧壁；
沉积延伸至所述沟槽中的第一半导体层，其中，所述第一半导体层包括位于所述沟槽的底部处的第一底部部分和位于所述半导体衬底的所述侧壁上的第一侧壁部分；
去除所述第一侧壁部分以显露所述半导体衬底的所述侧壁；
沉积延伸至所述沟槽中的第二半导体层，其中，所述第二半导体层包括位于所述第一底部部分之上的第二底部部分和与所述半导体衬底的所述侧壁接触的第二侧壁部分；以及
去除所述第二侧壁部分以显露所述半导体衬底的所述侧壁。
2.根据权利要求1所述的方法，其中，所述第一半导体层和所述第二半导体层由不同的半导体材料形成。
3.根据权利要求1所述的方法，其中，去除所述第一侧壁部分包括：
对所述第一半导体层执行钝化工艺；以及
在所述钝化工艺之后，对所述第一半导体层执行各向同性蚀刻工艺。
4.根据权利要求3所述的方法，其中，所述钝化工艺包括对所述第一半导体层的各向异性钝化工艺。
5.根据权利要求3所述的方法，其中，所述钝化工艺使得所述第一半导体层的顶表面层转化为钝化层，并且在所述各向同性蚀刻工艺中，所述钝化层保护所述第一底部部分不被去除。
6.根据权利要求1所述的方法，其中，去除所述第一侧壁部分包括使用工艺气体对所述第一半导体层执行各向同性蚀刻工艺，其中，在所述去除开始时，所述第一底部部分和所述第一侧壁部分两者都暴露于所述工艺气体。
7.根据权利要求6所述的方法，其中，所述工艺气体包括：
蚀刻气体，被配置为蚀刻所述第一半导体层；以及
副产物生成气体，被配置为生成副产物。
8.根据权利要求6所述的方法，其中，在所述各向同性蚀刻工艺中，在所述第一底部部分的顶表面上生成副产物层以保护所述第一底部部分不被蚀刻。
9.一种用于形成半导体器件的方法，包括：
形成延伸至衬底中的沟槽；
沉积第一层，所述第一层包括延伸至所述沟槽中的部分，其中，所述第一层包括：
第一水平部分；以及
第一竖直部分，位于所述沟槽中并且与所述衬底的侧壁接触；
执行第一各向异性处理工艺，以在所述第一层的所述第一水平部分上形成钝化层；以及
执行第一各向同性蚀刻工艺，以去除所述第一层的所述第一竖直部分。
10.一种用于形成半导体器件的方法，包括：
蚀刻半导体衬底以形成沟槽；
生长第一半导体层，所述第一半导体层包括：
第一底部部分，位于所述沟槽的底部处；以及
第一侧壁部分，位于所述沟槽中并且与所述半导体衬底的侧壁接触；
在所述沟槽的所述底部处和所述第一半导体层的所述第一底部部分之上形成第一钝化层；以及
蚀刻所述第一半导体层的所述第一侧壁部分，其中，所述第一底部部分在所述第一侧壁部分被蚀刻之后保留。
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