KR102379100B1 - 에칭 동안 측벽 보호를 통한 게이트 프로파일 제어 - Google Patents

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쿠에이-유 카오
치-한 린
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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract

방법은, 반도체 영역 위에 더미 게이트 유전체 층을 성막하는 단계, 더미 게이트 전극 층을 성막하는 단계, 및 제1 에칭 프로세스를 수행하는 단계를 포함한다. 더미 게이트 전극 층의 상부 부분이 에칭되어 더미 게이트 전극의 상부 부분을 형성한다. 방법은, 더미 게이트 전극의 상부 부분의 측벽들 상에 보호 층을 형성하는 단계, 및 제2 에칭 프로세스를 수행하는 단계를 더 포함한다. 더미 게이트 전극 층의 하부 부분이 에칭되어 더미 게이트 전극의 하부 부분을 형성한다. 그 후에, 보호 층을 에칭 마스크로서 사용하여 더미 게이트 전극의 하부 부분을 에칭하기 위해 제3 에칭 프로세스가 수행된다. 더미 게이트 전극은 제3 에칭 프로세스에 의해 테이퍼링된다. 보호 층이 제거되고, 더미 게이트 전극이 대체 게이트 전극으로 대체된다.

Description

에칭 동안 측벽 보호를 통한 게이트 프로파일 제어{GATE PROFILE CONTROL THROUGH SIDEWALL PROTECTION DURING ETCHING}
집적 회로(Integrated Circuit)(IC) 재료들 및 디자인의 기술적 진보들로 인해 수 세대의 IC들이 생산되었는데, 여기서 각각의 세대는 이전 세대들보다 더 작고 더 복잡한 회로들을 갖는다. IC 진화 동안, 기능 밀도(예를 들어, 칩 면적당 상호연결된 디바이스들의 수)가 일반적으로 증가한 한편 지오메트리 사이즈들이 감소하였다. 이 축소 프로세스는 일반적으로, 생산 효율을 증가시키고 연관된 비용들을 낮춤으로써 이익들을 제공한다.
그러한 축소는 또한 IC들의 프로세싱 및 제조의 복잡성을 증가시켰고, 이들 진보들이 실현되기 위해서는, IC 프로세싱 및 제조에 있어서의 유사한 개발들이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)(FinFET)들이 평면 트랜지스터들을 대체하기 위해 도입되었다. FinFET들의 구조체들 및 FinFET들을 제작하는 방법들이 개발되고 있다.
FinFET들의 형성은 전형적으로, 더미 게이트 스택들을 형성하는 것, 및 더미 게이트 스택들을 대체 게이트 스택들로 대체하는 것을 포함한다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처(feature)들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 7 내지 도 10, 및 도 11a는 일부 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET)들의 형성에 있어서의 중간 스테이지들의 사시도들 및/또는 단면도들이다.
도 6g, 도 6h, 도 6i, 및 도 6j는 본 개시내용의 일부 실시예들에 따른, 하나 초과의 협소화 섹션(narrowing section)들을 갖는 더미 게이트 전극의 형성에 있어서의 중간 스테이지들의 단면도들이다.
도 11ba, 도 11bb, 및 도 11bc은 일부 실시예들에 따른, 핀 상부들에 대한 대체 게이트들의 측벽들의 천이 레벨(transition level)들의 높이들을 예시한다.
도 12 내지 도 15는 일부 실시예들에 따른, 2개의 천이 영역들을 갖는 대체 게이트들의 형성에 있어서의 중간 스테이지들의 단면도들이다.
도 16 내지 도 23은 일부 실시예들에 따른, 선택된 대체 게이트들의 선택된 측벽들에 대해 형성되는 천이 영역들을 갖는 대체 게이트들의 형성에 있어서의 중간 스테이지들의 단면도들이다.
도 24는 일부 실시예들에 따른, FinFET을 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 후술된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 추가 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 추가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
추가로, "아래에 놓인(underlying)", "아래에(below)", "하부(lower)", "위에 놓인(overlying)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향(orientation)에 추가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.
상부 단부보다 더 협소화된 저부 단부(bottom end)를 갖는 대체 게이트를 갖는 핀 전계 효과 트랜지스터(FinFET) 및 그 형성 방법이 일부 실시예들에 따라 제공된다. 일부 실시예들에 따르면, 더미 게이트 스택들의 형성이 제어되어, 더미 게이트 스택들이 각각의 상부 단부들보다 더 협소화된 저부 단부들을 가지며, 따라서 대체 게이트들의 후속 형성이 더 쉬워지고, FinFET의 성능이 개선된다. 본 명세서에서 논의되는 실시예들은 본 개시내용의 청구 대상을 제조 또는 사용하는 것을 가능하게 하는 예들을 제공하기 위한 것이고, 본 기술분야의 통상의 기술자는 상이한 실시예들의 고려된 범주들 내에 있으면서 이루어질 수 있는 수정들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수도 있지만, 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수도 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 7 내지 도 10, 및 도 11a는 본 개시내용의 일부 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET)들의 형성에 있어서의 중간 스테이지들의 사시도들 및/또는 단면도들이다. 대응하는 프로세스들이 또한 도 24에 도시된 프로세스 흐름에 개략적으로 반영된다.
도 1에는, 기판(20)이 제공된다. 기판(20)은, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수도 있는, 벌크 반도체 기판, 반도체-온-절연체(Semiconductor-On-Insulator)(SOI) 기판, 또는 이와 유사한 것과 같은 반도체 기판일 수도 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일 부분일 수도 있다. 일반적으로, SOI 기판은, 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(Buried Oxide)(BOX) 층, 실리콘 산화물 층, 또는 이와 유사한 것일 수도 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수도 있다. 일부 실시예들에서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수도 있다.
도 1을 추가로 참조하면, 웰 영역(well region)(22)이 기판(20)에 형성된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 202로서 도시되어 있다. 본 개시내용의 일부 실시예들에 따르면, 웰 영역(22)은, 붕소, 인듐, 또는 이와 유사한 것일 수도 있는 p-타입 불순물을 기판(20) 내에 주입하는 것을 통해 형성되는 p-타입 웰 영역이다. 본 개시내용의 다른 실시예들에 따르면, 웰 영역(22)은, 인, 비소, 안티몬, 또는 이와 유사한 것일 수도 있는 n-타입 불순물을 기판(20) 내에 주입하는 것을 통해 형성되는 n-타입 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상부 표면으로 연장될 수도 있다. n-타입 또는 p-타입 불순물 농도는 1018 cm-3 이하일 수도 있는데, 예컨대 약 1017 cm-3 내지 약 1018 cm-3의 범위에 있을 수도 있다.
도 2를 참조하면, 격리 영역들(24)이 기판(20)의 상부 표면으로부터 기판(20)으로 연장되도록 형성된다. 이하, 격리 영역들(24)이 얕은 트렌치 격리(Shallow Trench Isolation)(STI) 영역들이라고 대안적으로 지칭된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 204로서 도시되어 있다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분들이 반도체 스트립들(26)이라고 지칭된다. STI 영역들(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(32)이 반도체 기판(20) 상에 형성된 후에, 패터닝된다. 패드 산화물 층(28)은, 실리콘 산화물로 형성되는 박막일 수도 있다. 본 개시내용의 일부 실시예들에 따르면, 패드 산화물 층(28)은 열 산화 프로세스로 형성되고, 여기서 반도체 기판(20)의 상부 표면 층이 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(32) 사이의 접착 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(32)을 에칭하기 위한 에치 정지 층(etch stop layer)으로서 작용할 수도 있다. 본 개시내용의 일부 실시예들에 따르면, 하드 마스크 층(32)은, 예를 들어, 저압 화학 기상 성막(Low-Pressure Chemical Vapor Deposition)(LPCVD)을 사용하여 실리콘 질화물로 형성된다. 본 개시내용의 다른 실시예들에 따르면, 하드 마스크 층(32)은 실리콘의 열 질화, 또는 플라즈마 강화 화학 기상 성막(Plasma Enhanced Chemical Vapor Deposition)(PECVD)에 의해 형성된다. 포토 레지스트(도시되지 않음)가 하드 마스크 층(32) 상에 형성된 후에 패터닝된다. 그 후에, 하드 마스크 층(32)은 도 2에 도시된 바와 같이 하드 마스크들(30)을 형성하기 위한 에칭 마스크로서 패터닝된 포토 레지스트를 사용하여 패터닝된다.
다음으로, 패터닝된 하드 마스크 층(32)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 그에 뒤이어 기판(20)에서의 결과적인 트렌치들을 유전체 재료(들)로 충진한다. 유전체 재료들의 과잉 부분들을 제거하기 위해 화학적 기계 연마(Chemical Mechanical Polish)(CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 재료(들)의 나머지 부분들은 STI 영역들(24)이다. STI 영역들(24)은, 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수도 있는 라이너 유전체(liner dielectric)(도시되지 않음)를 포함할 수도 있다. 라이너 유전체는 또한, 예를 들어, 원자 층 성막(Atomic Layer Deposition)(ALD), 고밀도 플라즈마 화학 기상 성막(High-Density Plasma Chemical Vapor Deposition)(HDPCVD), 또는 화학 기상 성막(CVD)을 사용하여 형성되는 성막된 실리콘 산화물 층, 실리콘 질화물 층, 또는 이와 유사한 것일 수도 있다. STI 영역들(24)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수도 있고, 여기서 유전체 재료는 유동성 화학 기상 성막(Flowable Chemical Vapor Deposition)(FCVD), 스핀-온 코팅, 또는 이와 유사한 것을 사용하여 형성될 수도 있다. 라이너 유전체 위의 유전체 재료는 일부 실시예들에 따라 실리콘 산화물을 포함할 수도 있다.
하드 마스크들(32)의 상부 표면들 및 STI 영역들(24)의 상부 표면들은 서로 실질적으로 동일 높이로 될 수도 있다. 반도체 스트립들(26)이 이웃하는 STI 영역들(24) 사이에 있다. 본 개시내용의 일부 실시예들에 따르면, 반도체 스트립들(26)은 원래 기판(20)의 부분들이고, 따라서 반도체 스트립들(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시내용의 대안적인 실시예들에 따르면, 반도체 스트립들(26)은, STI 영역들(24) 사이의 기판(20)의 부분들을 에칭하여 리세스들을 형성하고, 리세스들에서 다른 반도체 재료를 재성장시키기 위한 에피택시를 수행함으로써 형성되는 대체 스트립들이다. 이에 따라, 반도체 스트립들(26)은 기판(20)의 반도체 재료와는 상이한 반도체 재료로 형성된다. 일부 실시예들에 따르면, 반도체 스트립들(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역들(24)이 리세싱된다. 따라서, 반도체 스트립들(26)의 상부 부분들은 STI 영역들(24)의 나머지 부분들의 상부 표면들(24A)보다 더 높게 돌출되어 돌출 핀들(26')을 형성한다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 206으로서 도시되어 있다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수도 있고, 여기서 HF3 및 NH3은, 예를 들어, 에칭 가스들로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수도 있다. 아르곤이 또한 포함될 수도 있다. 본 개시내용의 대안적인 실시예들에 따르면, STI 영역들(24)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물은, 예를 들어, HF를 포함할 수도 있다.
상기에 예시된 실시예들에서, 핀들은 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀들은 더블-패터닝 또는 멀티-패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스들을 사용하여 패터닝될 수도 있다. 일반적으로, 더블-패터닝 또는 멀티-패터닝 프로세스들은 포토리소그래피 및 자체 정렬 프로세스들을 조합하여, 예를 들어, 다른 경우라면 단일의 직접 포토리소그래피 프로세스를 사용하여 획득가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성되게 한다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들이 자체 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 후에, 희생 층이 제거된 후에, 나머지 스페이서들 또는 재료들이 사용되어 핀들을 패터닝할 수도 있다.
도 4는 일부 실시예들에 따른, 더미 게이트 스택(34)의 형성을 예시하는데, 이때 더미 게이트 스택(34)은 더미 유전체 층(28), 더미 게이트 전극 층(30), 및 하드 마스크(32)를 포함한다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 208로서 도시되어 있다. 돌출 핀들(26')의 측벽들 및 상부 표면들 상에 더미 유전체 층(28)이 형성된다. 본 개시내용의 일부 실시예들에 따르면, 더미 유전체 층(28)은 원자 층 성막(ALD), 화학 기상 성막(CVD), 또는 이와 유사한 것을 포함할 수도 있는 컨포멀 성막 프로세스(conformal deposition process)를 사용하여 형성된다. 유전체 층(28)의 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물(silicon carbo-nitride), 또는 이와 유사한 것을 포함할 수도 있다. 대안적인 실시예들에 따르면, 유전체 층(28)의 형성은, 돌출 핀들(26')의 표면 부분들을 (예를 들어, 열 산화 프로세스를 사용하여) 산화시키는 것을 포함한다. 결과적인 유전체 층(28)은, STI 영역들(24)의 상부 표면들 상이 아니라, 돌출 핀들(26')의 노출된 표면들 상에 형성되는 산화물을 포함한다. 유전체 층(28)의 형성은 성막 프로세스를 포함할 수도 있거나 또는 포함하지 않을 수도 있다. 형성 프로세스에 따라, STI 영역들(24)의 상부 상의 유전체 층(28)의 일부 부분들이 형성될 수도 있거나 또는 형성되지 않을 수도 있다는 것을 나타내기 위해 파선들이 사용된다.
더미 게이트 전극 층(30)이 유전체 층(28) 상에 성막된다. 더미 게이트 전극 층(30)은 폴리실리콘 또는 비정질 실리콘으로 형성되거나 또는 이들을 포함할 수도 있고, 다른 재료들이 또한 사용될 수도 있다. 형성 프로세스는 성막 프로세스에 뒤이어 평탄화 프로세스를 포함할 수도 있다. 그 후에, 하드 게이트 층(32)이 더미 게이트 전극 층(30) 상에 성막된다. 하드 마스크 층(32)은 실리콘 질화물, 실리콘 산화물, 실리콘 산탄질화물(silicon oxy-carbo-nitride), 또는 이들의 다층들로 형성되거나 또는 이들을 포함할 수도 있다.
다음으로, 도 5a를 참조하면, 하드 마스크 층(32)은 패터닝된 포토 레지스트(도시되지 않음)를 에칭 마스크로서 사용함으로써 패터닝, 예를 들어, 에칭되어, 따라서 하드 마스크 스트립들(32)을 형성한다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 210으로서 도시되어 있다. 도 5b는 도 5a에 도시된 바와 같은 기준 수직 단면 5B-5B를 예시한다. 도 5a, 도 5b 및 후속 도면들에서, 돌출 핀들(26')의 상부 표면(26T)의 레벨이 예시되어 있다. 또한, 더미 게이트 유전체 층(28)이, STI 영역들(24)의 재료와 동일한 재료일 수도 있는(또는 그렇지 않을 수도 있는) 유전체 재료로 형성되거나 또는 이를 포함한다. 이에 따라, 더미 게이트 유전체 층(28)은 도 5b에 도시되어 있지만, 후속 도면들에서는 별개로 예시되어 있지 않을 수도 있다. 이에 따라, 후속 도면들에서 예시된 STI 영역(24)의 상부 표면 부분은 더미 게이트 유전체 층(28)인 것으로 간주될 수도 있다.
후속 프로세스들에서, 더미 게이트 전극 층(30) 그리고 가능하게는 더미 게이트 유전체 층(28)이 패터닝되는데, 이때 하드 마스크 스트립들(32')이 에칭 마스크로서 사용된다. 따라서, 더미 게이트 전극들(30')이, 도 6a에 도시된 바와 같이, 형성된다. 더미 게이트 스택들(34')은 상부 부분들보다 더 협소화되고 더 테이퍼링된(tapered) 하부 부분들(협소화 부분들이라고도 또한 지칭됨)을 가질 수도 있고, 더미 게이트 전극들(30')의 세부사항들이 도 6f에 도시되어 있다.
도 6b, 도 6c, 도 6d, 도 6e, 및 도 6f는 일부 실시예들에 따른, 더미 게이트 전극 층(30)의 패터닝에 있어서의 중간 스테이지들을 예시한다. 도 6b를 참조하면, 이방성 에칭 프로세스인 제1 에칭 프로세스(36)가 하드 마스크들(32')을 에칭 마스크로서 사용하여 수행된다. 일부 실시예들에 따르면, 프로세스 가스는 에칭 가스와 부산물 생성 가스 양측 모두를 포함한다. 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, 또는 이들의 조합물들을 포함할 수도 있다. 부산물 생성 가스는 질소(N2), 산소(O2), SO2, CO2, CO, 또는 이들의 조합물들을 포함할 수도 있다. Ar, He, Ne, 또는 이와 유사한 것과 같은 다른 가스들이 또한 프로세스 가스에 첨가될 수도 있다. 본 개시내용의 일부 실시예들에 따르면, 에칭 프로세스는 약 10 와트 내지 약 3,000 와트의 범위의 소스 전력으로 수행된다. 바이어스 전력은 약 200 와트보다 더 높고, 약 10 와트 내지 약 3,000 와트의 범위에 있을 수도 있다. 프로세스 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위에 있을 수도 있다. 프로세스 가스의 유동 레이트(flow rate)는 약 1 sccm 내지 약 5,000 sccm의 범위에 있을 수도 있다.
에칭 프로세스(36)에서, 형성된 더미 게이트 전극들(30')의 표면 층은 부산물 생성 가스와 반응하여 부산물 층(38)을 형성하는데, 이 부산물 층(38)은 더미 게이트 전극들(30')의 새롭게 형성된 부분들의 측벽들 상의 부분들을 포함한다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 212로서 도시되어 있다. 하드 마스크들(32')의 조성에 따라, 부산물 층(38)이 하드 마스크들(32')의 표면들 상에 형성될 수도 있다(또는 도 6g에 도시된 바와 같이, 형성되지 않을 수도 있다). 프로세스 가스에 따라, 부산물 층(38)은 SiwOxNyCz, SiBraClbOc, 또는 이와 유사한 것을 포함할 수도 있다. 부산물 층(38)을 생성하고, 후속 프로세스에서 에칭 마스크로서 부산물 층(38)을 충분히 두껍게 하기 위해, 더 많은 부산물 생성 가스가 도입된다. 예를 들어, 부산물 생성 가스의 유동 레이트 대 에칭 가스의 유동 레이트의 비율은 약 40보다 더 높을 수도 있고, 약 1 내지 약 1,000의 범위에 있을 수도 있다. 에칭 프로세스(36)의 진행으로, 부산물 층(38)은, 도 6c에 도시된 바와 같이, 아래로 연장된다. 부산물 층(38)의 두께 T1은 약 2 Å 내지 약 300 Å의 범위에 있을 수도 있다. 에칭 프로세스(36)에서, 플라즈마가 턴 온(turn on)된다. 각각의 웨이퍼의 온도는 약 0 ℃ 내지 약 150 ℃의 범위에 있을 수도 있다.
일부 실시예들에 따르면, 에칭 프로세스(36) 후에, 에칭 가스가 중단되고, 부산물 생성 가스가 전달되어 부산물 층(38)의 두께를 증가시킨다. 각각의 부산물 생성 가스는 N2, O2, SO2, CO2, CO, SiCl4, 또는 이와 유사한 것, 또는 이들의 조합물들을 포함할 수도 있다. 이 프로세스에서, 플라즈마가 턴 온될 수도 있다. 각각의 프로세스가 부산물 후막화 프로세스(byproduct-thickening process)라고 지칭된다. 일부 실시예들에 따르면, 부산물 후막화 프로세스는 에칭 프로세스(36)(그리고 이에 후속하여 수행되는 에칭 프로세스(40)(도 6d))와 인시츄(in-situ)로 (그 에칭 프로세스와 동일한 프로세스 챔버에서) 수행되고, 이들 프로세스들 사이에는 어떠한 진공 파괴(vacuum break)도 없다. 대안적인 실시예들에 따르면, 부산물 후막화 프로세스는 프로세스들(36 및 40)과 엑스시츄(ex-situ)로 수행되는데, 이때 이들 사이에는 진공 파괴가 있다. 엑스시츄 부산물 후막화 프로세스는 프로세스 가스들로서 N2, O2, SO2, CO2, CO, 또는 이와 유사한 것, 또는 이들의 조합물들을 사용하여 수행될 수도 있다.
대안적인 실시예들에 따르면, 부산물 후막화 프로세스는 탈이온수에 용해된 CO2 및/또는 오존을 포함할 수도 있는 화학 용액을 사용하여 수행되는데, 이때 웨이퍼(10)가 부산물 층(38)을 형성하기 위해 화학 용액에 침지된다.
더 대안적인 실시예들에 따르면, 에칭 프로세스(36)에서, 프로세스 가스는 에칭 가스를 포함하고, 부산물 생성 가스가 없다. 이에 따라, 에칭 프로세스(36)에서, 어떠한 부산물 층도 생성되지 않는다. 부산물 층(38)은 앞서 언급된 바와 같이 인시츄, 엑스시츄, 또는 습식 프로세스를 포함할 수도 있는 부산물 후막화 프로세스에 의해 생성된다. 일부 실시예들에 따르면, 인시츄, 엑스시츄, 또는 습식 프로세스에서, 부산물 층(38)은, 도 6h에 도시된 바와 같은 보호 층(38')과 유사하게, 더미 게이트 전극 층(30)의 에칭되지 않은 부분의 노출된 수평 표면 상에 또한 형성된다. 다른 실시예들에 따르면, 일부 인시츄 또는 엑스시츄 프로세스들에서, 부산물 층(38)은, 더미 게이트 전극 층(30)의 에칭되지 않은 부분의 수평 평면 상이 아니라, 측벽들 상에 형성(또는 후막화)된다.
도 6d를 참조하면, 제1 에칭 프로세스(36)가 수행된 후에, 더미 게이트 전극 층(30)이 에칭 관통되어 더미 게이트 전극(30')을 생성할 때까지, 더미 게이트 전극 층(30)을 추가로 에칭하기 위해 제2 이방성 에칭 프로세스(40)가 수행된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 214로서 도시되어 있다. 에칭 프로세스(40)에서, 플라즈마가 턴 온된다. 그 후에, 더미 게이트 유전체 층(28)이 패터닝될 수도 있거나, 또는 이때 패터닝되지 않을 수도 있다. 제2 에칭 프로세스(40)는 에칭 가스를 사용하여 수행되는데, 이 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, 또는 이들의 조합물들을 포함할 수도 있다. 일부 실시예들에 따르면, 프로세스 가스에는 어떠한 부산물 생성 가스도 없는데, 이 부산물 생성 가스는 N2, O2, SO2, CO2, CO, 또는 이와 유사한 것을 포함할 수도 있다. 대안적인 실시예들에 따르면, 프로세스 가스는 하나 이상의 부산물 생성 가스를 포함한다. 그러나, 부산물 생성 가스의 유동 레이트는 에칭 프로세스(36)에 비해 감소된다. 에칭 프로세스들(36 및 40)에서의 부산물 생성 가스의 유동 레이트들이 각각 BPFR36 및 BPFR40인 것으로 표기되는 경우, 비율 BPFR40/BPFR36은 약 0.2 또는 0.1보다 더 작을 수도 있고, 약 0 내지 약 0.2 또는 0.1의 범위에 있을 수도 있다. 다른 한편으로, 에칭 프로세스들(36 및 40)에서의 에칭 가스들의 유동 레이트들은 서로 동일할 수도 있거나, 또는 서로 상이할 수도 있다. 이에 따라, 에칭 프로세스(40)에서 실질적으로 어떠한 새로운 부산물 층도 생성되지 않거나, 또는 에칭 프로세스(40)에 의해 생성된 부산물 층(38)이 있더라도, 새롭게 생성된 부산물 층(38)의 두께 T2는 두께 T1보다 더 작다. 예를 들어, 도 6d에서, 에칭 프로세스(40)에서 생성된 부산물 층(38)을 예시하기 위해 파선들이 사용되고, 이 부산물 층(38)은 두께 T2를 갖는다. 일부 실시예들에 따르면, 비율 T2/T1은 약 0.2 또는 0.1보다 더 작고, 0 내지 약 0.2 또는 0.1의 범위에 있을 수도 있다.
도 6d는 부산물 층(38)의 저부 단부(38BE)의 몇몇 가능한 포지션들이 예시되는 몇몇 실시예들을 예시한다. 돌출 핀들(26')의 상부 표면들(26T)의 레벨이 또한 도시되어 있다. 다양한 실시예들에서, 저부 단부(38BE)는 돌출 핀들(26')의 상부 표면들(26T)보다 더 높거나, 이들과 동일 높이로 되거나, 또는 이들보다 더 낮을 수도 있다. 예를 들어, 부산물 층(38)의 저부 단부(38BE)는 높이 차이 D1만큼 핀 상부 표면(26T)보다 더 높을 수도 있는데, 이 높이 차이 D1은 0 nm 내지 약 50 nm의 범위에 있을 수도 있다. 부산물 층(38)의 저부 단부(38BE)는 높이 차이 D2만큼 핀 상부 표면(26T)보다 더 낮을 수도 있는데, 이 높이 차이 D2는 0 nm 내지 약 100 nm의 범위에 있을 수도 있다.
도 6e를 참조하면, 더미 게이트 전극(30')의 형성 후에, 에칭 프로세스(42)가 수행되고, 이 프로세스는 더미 게이트 전극(30')의 재성형 프로세스라고도 또한 지칭된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 216으로서 도시되어 있다. 일부 실시예들에 따르면, 에칭 프로세스(42)는 더미 게이트 전극(30')을 에칭할 수 있는 프로세스 가스를 사용하여 수행되고, 이 프로세스 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, 또는 조합물들로부터 선택될 수도 있다. 프로세스 가스에는 N2, O2, SO2, CO2, CO, 또는 이와 유사한 것과 같은 부산물 생성 가스들이 없을 수도 있거나, 또는 에칭 프로세스를 튜닝하기 위해 소량의 부산물 생성 가스를 포함할 수도 있다. 이에 따라, 어떠한 부산물 층도 추가로 생성되지 않는다. 에칭 프로세스(42)는 약 10 와트 내지 약 3,000 와트의 범위의 소스 전력을 사용하여 수행될 수도 있다. 프로세스 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위에 있을 수도 있다. 프로세스 가스의 유동 레이트는 약 1 sccm 내지 약 5,000 sccm의 범위에 있을 수도 있다. 바이어스 전력이 프로세스들(36 및 40)에서 사용되는 것에 비해 감소되어, 에칭 프로세스(42)가, 이방성 효과 외에도, 일부 등방성 효과를 또한 갖는다. 바이어스 전력은 에칭 프로세스들(36 및 40)에서 사용되는 바이어스 전력의 약 40 퍼센트보다 더 작을 수도 있고, 약 5 퍼센트 내지 약 80 퍼센트일 수도 있다. 일부 실시예들에 따르면, 에칭 프로세스(42)에서 사용되는 바이어스 전력은 약 100 와트보다 더 낮을 수도 있고, 약 10 와트 내지 약 3,000 와트의 범위에 있을 수도 있다.
에칭 프로세스(42)의 결과로서, 더미 게이트 전극(30')이 재성형되고, 결과적인 구조체가 일부 실시예들에 따라 도 6e에 도시되어 있다. 따라서, 더미 게이트 스택(34')이 형성되는데, 이 더미 게이트 스택(34')은 그것이 패터닝될 때 패터닝된 더미 게이트 유전체(28')(도 7)를 포함하거나, 또는 그것이 패터닝되지 않은 경우 더미 게이트 유전체(28')를 포함하지 않을 수도 있다. 에칭 프로세스(42)에서, 부산물 층(38)은 더미 게이트 전극(30')의 하부 부분(30A')을 부분적으로 보호하고, 이 하부 부분은 부산물 층(38)의 저부 단부들(38BE)보다 더 낮다. 이에 따라, 부산물 층(38)은 보호 층이라고 대안적으로 지칭된다. 에칭 프로세스(42)가 또한 등방성 효과를 갖기 때문에, 더미 게이트 전극(30')의 하부 부분(30A') 상의 측방향 에칭이 또한 있다. 하부 부분(30A')의 상부 부분들이 더 보호되고, 측방향 에칭이 덜 유의적이다. 하부 부분(30A')의 하부 부분들이 덜 보호되고, 측방향 에칭이 더 유의적하다. 그 결과, 하부 부분(30A')은 테이퍼링된다. 설명 전반에 걸쳐, 하부 부분(30A')이 협소화 부분이라고도 또한 지칭된다.
일부 실시예들에 따르면, 하부 부분(30A')은, 기울어진 그리고 직선형 측벽들을 갖는다. 상부 폭 W2가 저부 폭 W3보다 더 크다. 일부 실시예들에 따르면, 차이(W2 - W3)는 약 3 Å보다 더 크다. 하부 부분(30A')의 높이 H1은 약 300 Å보다 더 클 수도 있다. 하부 부분(30A')의 측벽들의 경사각 θ1은 90도보다 더 작고, 약 88도보다 더 작거나, 또는 약 80도 내지 약 88도의 범위에 있을 수도 있다.
상부 부분(30B')은, 직선형일 수도 있는 측벽들을 가지며, 하부 부분들보다 더 수직인데, 이때 경사각 θ2는 θ1보다 더 크다. 일부 실시예들에 따르면, 경사각 θ2는 90도 이하이다. 차이(θ2 - θ1)는 약 2도, 약 5도, 또는 약 10도보다 더 크고, 약 1도 내지 약 30도의 범위에 있을 수도 있다. 상부 부분(30B')의 높이 H2는 약 40 nm보다 더 클 수도 있고, 약 10 nm 내지 약 200 nm의 범위에 있을 수도 있다.
에칭 프로세스(42) 후에, 부산물 층(38)은, 예를 들어, 에칭 프로세스에서 제거된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 218로서 도시되어 있다. 결과적인 구조체가 도 6f에 도시되어 있다. 다음으로, 도 7에 도시된 바와 같이, 게이트 스페이서들(46)이 더미 게이트 스택들(34')의 측벽들 상에 형성된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 220으로서 도시되어 있다. 본 개시내용의 일부 실시예들에 따르면, 게이트 스페이서들(46)은 실리콘 질화물, 실리콘 탄질화물, 또는 이와 유사한 것과 같은 유전체 재료(들)로 형성되고, 복수의 유전체 층들을 포함하는 다층 구조체 또는 단층 구조체를 가질 수도 있다.
그 후에, 에칭 프로세스가 수행된다. 더미 게이트 스택들(34') 및 게이트 스페이서들(46)에 의해 커버되지 않는 돌출 핀들(26')의 부분들이 에칭되어, 도 8에 도시된 구조체가 생성된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 222로서 도시되어 있다. 에칭 프로세스는 이방성일 수도 있고, 따라서 더미 게이트 스택들(34') 및 게이트 스페이서들(46) 바로 아래에 놓인 돌출 핀들(26')의 부분들이 보호되고, 에칭되지 않는다. 리세싱된 반도체 스트립들(26)의 상부 표면들은 일부 실시예들에 따라 STI 영역들(24)의 상부 표면들(24A)보다 더 낮을 수도 있다. 이에 따라, 리세스들(50)이 형성된다. 리세스들(50)은, 더미 게이트 스택들(34')의 대향 면들 상에 위치되는 일부 부분들, 및 돌출 핀들(26')의 나머지 부분들 사이의 일부 부분들을 포함한다.
다음으로, 리세스들(50)에서 반도체 재료를 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)(54)이 형성되어, 도 9의 구조체가 생성된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 224로서 도시되어 있다. 결과적인 FinFET이 p-타입 FinFET인지 또는 n-타입 FinFET인지 여부에 따라, p-타입 또는 n-타입 불순물이 에피택시의 진행으로 인시츄 도핑될 수도 있다. 예를 들어, 결과적인 FinFET이 p-타입 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB) 또는 실리콘 붕소(SiB), 또는 이와 유사한 것이 성장될 수도 있다. 이와 반대로, 결과적인 FinFET이 n-타입 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP), 또는 이와 유사한 것이 성장될 수도 있다. 본 개시내용의 대안적인 실시예들에 따르면, 에피택시 영역들(54)은 III-V 화합물 반도체들 예컨대 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합물들, 또는 이들의 다층들을 포함한다. 리세스들(50)이 에피택시 영역들(54)로 충진된 후에, 에피택시 영역들(54)의 추가의 에피택셜 성장이 에피택시 영역들(54)을 수평으로 확장시키고, 패싯들이 형성될 수도 있다. 에피택시 영역들(54)의 추가의 성장은 또한, 이웃하는 에피택시 영역들(54)이 서로 병합되게 할 수도 있다. 보이드들(공극(air gap)들)(56)이 생성될 수도 있다.
에피택시 프로세스 후에, 소스 및 드레인 영역들을 형성하기 위해 에피택시 영역들(54)에는 p-타입 또는 n-타입 불순물이 추가로 주입될 수도 있는데, 이 소스 및 드레인 영역들은 또한 참조 번호 54를 사용하여 표기된다. 본 개시내용의 대안적인 실시예들에 따르면, 에피택시 동안 에피택시 영역들(54)이 p-타입 또는 n-타입 불순물로 인시츄 도핑될 때 주입 단계가 스킵된다.
도 10은 콘택 에치 정지 층(Contact Etch Stop Layer)(CESL)(58) 및 층간 유전체(Inter-Layer Dielectric)(ILD)(60)의 형성 후의 구조체의 사시도를 예시한다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 226으로서 도시되어 있다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 또는 이와 유사한 것으로 형성될 수도 있고, CVD, ALD, 또는 이와 유사한 것을 사용하여 형성될 수도 있다. ILD(60)는, 예를 들어, FCVD, 스핀-온 코팅, CVD, 또는 다른 성막 방법을 사용하여 형성되는 유전체 재료를 포함할 수도 있다. ILD(60)는 산소 함유 유전체 재료로 형성될 수도 있는데, 이 산소 함유 유전체 재료는 TEOS(Tetra Ethyl Ortho Silicate) 산화물, 포스포-실리케이트 유리(Phospho-Silicate Glass)(PSG), 보로-실리케이트 유리(Boro-Silicate Glass)(BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass)(BPSG), 또는 이와 유사한 것과 같은 실리콘-산화물계 재료일 수도 있다. IMP(60), 더미 게이트 스택들(34'), 및 게이트 스페이서들(46)의 상부 표면들이 서로 동일 높이로 되도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다.
그 후에, 더미 게이트 스택들(34')이 제거된다. 돌출 핀들(26') 상의 더미 게이트 유전체 층의 부분들이 또한 제거되어 돌출 핀들(26')을 노출시킨다. 대체 게이트 스택들(66) 및 자체 정렬된 하드 마스크들(68)이 결과적인 트렌치들에 형성된다. 결과적인 구조체가 도 11a에 도시되어 있다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스 228로서 도시되어 있다. 게이트 스택(66)은 게이트 유전체(62) 및 게이트 전극(64)을 포함한다. 게이트 유전체(62)는 계면 층(Interfacial Layer)(IL)(도시되지 않음) 및 하이-k 유전체 층(high-k dielectric layer)을 포함할 수도 있다. IL은 돌출 핀들(26')의 노출된 표면들 상에 형성되고, 돌출 핀들(26')의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수도 있다. 하이-k 유전체 층은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 또는 이와 유사한 것과 같은 하이-k 유전체 재료를 포함한다.
도 11a를 추가로 참조하면, 게이트 전극(64)이 게이트 유전체(62) 상에 형성된다. 게이트 전극(64)은 적층된 층들을 포함할 수도 있는데, 이 적층된 층들은 확산 배리어 층(캡핑 층), 및 확산 배리어 층 위의 하나 이상의 일함수 층을 포함할 수도 있다. 확산 배리어 층은 티타늄 질화물로 형성될 수도 있는데, 이 티타늄 질화물은 실리콘, 티타늄 실리콘 질화물, 또는 이와 유사한 것으로 도핑될 수도 있다(또는 도핑되지 않을 수도 있다). 일함수 층은 게이트 전극의 일함수를 결정하고, 상이한 재료들로 형성되는 복수의 층들 또는 적어도 하나의 층을 포함한다. 게이트 전극(64)은 또한 금속 충진 영역을 포함할 수도 있는데, 이 금속 충진 영역은 코발트, 텅스텐, 이들의 합금들, 또는 다른 금속들 또는 금속 합금들로 형성되거나 또는 이들을 포함할 수도 있다.
다음으로, 게이트 스택(66)의 상부 표면이 ILD(60)의 상부 표면과 동일 평면에 있도록, 화학적 기계 연마(CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다. 후속 프로세스에서, 게이트 스택(66)이 에칭 백되어, 대향 게이트 스페이서들(46) 사이에 리세스가 형성되는 결과로 된다. 다음으로, 하드 게이트들(80)이 대체 게이트 스택들(66) 위에 형성된다. 본 개시내용의 일부 실시예들에 따르면, 하드 마스크들(80)의 형성은, 블랭킷 유전체 재료를 형성하기 위한 성막 프로세스, 및 게이트 스페이서들(46) 및 ILD(60) 위의 과잉 유전체 재료를 제거하기 위한 평탄화 프로세스를 포함한다. 하드 마스크들(80)은, 예를 들어, 실리콘 질화물, 또는 다른 유사한 유전체 재료들로 형성될 수도 있다. 따라서, FinFET(81)이 형성된다.
도 11ba, 도 11bb, 및 도 11bc은 일부 실시예들에 따른 대체 게이트 스택들(66)의 단면도들을 예시하고, 여기서 단면도들은 도 11a의 기준 단면 11B-11B로부터 획득된다. 돌출 핀들(26')의 상부 표면(26T) 및 저부 단부들(26B)의 포지션이 또한 마킹되고, 돌출 핀들(26')이 26T와 26B 사이에서 연장될 것이지만, 돌출 핀들(26')은 도시되어 있지 않은데, 이는 이들이 예시된 평면과는 상이한 평면에 있기 때문이다. 대체 게이트 스택들(66)의 하부 부분들(66A')은 도 6e의 더미 게이트 스택들(30')의 하부 부분들(30A')을 대체한 것이고, 따라서 이들과 동일한 프로파일을 갖는다. 그 결과, 하부 부분들(30A')이 테이퍼링된다. 설명 전반에 걸쳐, 하부 부분들(66A')은 협소화 부분들이라고 또한 지칭된다. 대체 게이트 스택들(66)의 상부 부분들(66B')은 도 6e의 더미 게이트 스택들(30')의 상부 부분들(30B')을 대체한 것이고, 따라서 이들과 동일한 프로파일을 갖는다. 이에 따라, 경사각들 θ1 및 θ2는 도 6e를 참조하여 논의된 것과 동일하고, 세부사항들이 본 명세서에서는 반복되지 않는다. 또한, 대체 게이트 스택들(66)의 측벽 프로파일들은 도 6e의 더미 게이트 스택들(30')의 측벽 프로파일들을 따를 것이다.
도 11ba은 하부 부분들(66A') 및 대응하는 상부 부분들(66B')의 결합 레벨(82)이 돌출 핀들(26')의 상부 표면(26T)보다 더 높은 실시예들을 예시한다. 도 11bb는 결합 레벨(82)이 돌출 핀(26')의 상부 표면(26T)과 동일 높이로 되는 실시예들을 예시한다. 도 11bc는 결합 레벨(82)이 돌출 핀들(26')의 상부 표면(26T)보다 더 낮은 실시예들을 예시한다. 결합 레벨(82)의 조정은, 프로세스(36)(도 6c)로부터 프로세스(40)(도 6d)로 전환할 때를 조정하여, 에칭 프로세스들(36 및 40)의 압력, 전력, 가스 흐름, 및 에칭 시간을 조정하는 것을 포함할 수도 있다. 예를 들어, 에칭 프로세스의 압력 및 전력을 증가시키면 더미 게이트 전극(30')의 하부 부분의 측벽들 상에 충분히 두꺼운 부산물 층을 형성하는 것을 도울 수도 있고, 따라서 도 11bc의 실시예들을 달성하는 것을 도울 수도 있다. 게이트 유전체(62)의 하이-k 유전체 층이 컨포멀할 수도 있기 때문에, 상기에 논의된 게이트 스택들(66)의 경사각들은 게이트 전극들(64)의 대응하는 부분들의 측벽들의 경사각들과 또한 동일할 수도 있다는 것이 또한 인식된다.
일부 실시예들에 따르면, 2개의 바로 이웃하는 대체 게이트 스택들(66)은 서로 상이한 이들의 결합 레벨들(82)을 가질 수도 있다. 예를 들어, 2개의 바로 이웃하는 대체 게이트 스택들(66) 중 하나는 도 11ba, 도 11bb, 및 도 11bc 중 하나에 도시된 바와 같은 실시예들 중 하나를 채택할 수도 있는 한편, 2개의 바로 이웃하는 대체 게이트 스택들(66) 중 다른 하나는 도 11ba, 도 11bb, 및 도 11bc 중 하나에 도시된 바와 같은 실시예들 중 상이한 하나를 채택할 수도 있다.
도 6g, 도 6h, 도 6i, 및 도 6j는 대안적인 실시예들에 따른, 더미 게이트 스택들(34')의 형성을 예시한다. 달리 특정되지 않는 한, 이들 실시예들(그리고 도 12 내지 도 23의 실시예들)에서의 컴포넌트들의 재료들 및 형성 프로세스들은 동일한 컴포넌트들과 본질적으로 동일한데, 이 동일한 컴포넌트들은 도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 및 도 6f에 도시된 선행 실시예들에서 동일한 참조 번호들로 표기된다. 따라서, 도 6g, 도 6h, 도 6i, 및 도 6j 및 도 12 내지 도 23에 도시된 컴포넌트들의 형성 프로세스 및 재료들에 관한 세부사항들이 선행 실시예들의 논의에서 발견될 수도 있다.
초기 프로세스들은 도 1 내지 도 4, 도 5a, 및 도 5b에 도시된 것과 동일하다. 다음으로, 도 6g를 참조하면, 에칭 프로세스(40)(40A로도 또한 표기됨)가 수행된다. 프로세스 세부사항들은 도 6d의 에칭 프로세스(40)를 참조하여 논의된 것과 동일하다. 이에 따라, 더미 게이트 전극 층(30)이 에칭되고, 어떠한 부산물 층도 형성되지 않는다. 도 6h를 참조하면, 보호 층(38')이, 예를 들어, ALD, CVD, PEALD, PECVD, 또는 이와 유사한 것을 사용하여 성막된다. 보호 층(38')의 재료는 SiN, SiON, SiCON, SiC, SiOC, SiO2, 또는 이와 유사한 것을 포함할 수도 있다. 보호 층(38')의 두께는 약 2 Å 내지 약 300 Å의 범위에 있을 수도 있다. 다음으로, 도 6i를 참조하면, 다른 에칭 프로세스(40)(40B로 표기됨)가 수행되는데, 이는 본질적으로 도 6d를 참조하여 논의된 것과 동일한 프로세스 조건들을 사용하여 수행된다. 따라서, 더미 게이트 전극 층(30)이 에칭 관통되어 더미 게이트 전극(30')을 형성한다.
도 6j는 더미 게이트 전극(30')의 프로파일을 재성형하기 위해 사용되는 에칭 프로세스(42)를 예시한다. 프로세스 세부사항들은 도 6e를 참조하여 발견될 수도 있고, 본 명세서에서는 반복되지 않는다. 더미 게이트 전극(30')의 프로파일은 또한 도 6e의 논의를 참조하여 발견될 수도 있다. 그 후에, 보호 층(38')이 에칭을 통해 제거된다. FinFET(81)을 형성하기 위한 나머지 프로세스들이 도 7 내지 도 11a, 도 11ba, 도 11bb, 및 도 11bc에 도시되어 있다.
도 6e 및 도 6j에 도시된 바와 같은 더미 게이트 전극들(30')은 하나의 협소화 부분(30A') 및 하나의 천이 영역을 갖는데, 그 하나의 천이 영역에서 아래에 놓인 부분이 협소화되기 시작한다. 대안적인 실시예들에 따르면, 더미 게이트 전극들은 하나 초과의(예컨대, 2개, 3개, 4개, 또는 그 이상) 협소화 부분들을 가질 수도 있다. 도 12 내지 도 15는 2개의 협소화 부분들을 갖는 더미 게이트 전극(34')을 형성하기 위한 프로세스를 예시하는데, 이때 하부 부분들의 측벽들은 각각의 상부 부분들보다 더 경사져 있다. 프로세스는 도 6e에 도시된 구조체로부터 시작될 수도 있고, 각각의 구조체는 도 12와 같이 재현된다. 이에 따라, 도 12에 도시된 구조체의 형성은 제1 에칭 프로세스(36)(도 6b 및 도 6c), 제2 에칭 프로세스(40)(도 6d), 및 제3 에칭 프로세스(42)(도 6e)를 포함할 수도 있다.
다음으로, 도 13을 참조하면, 다른 에칭 프로세스(36)(36B로 표기됨)가 수행된다. 에칭 프로세스(36)의 세부사항들은 도 6b 및 도 6c를 참조하여 발견될 수도 있고, 프로세스 가스는 에칭 가스 및 부산물 생성 가스를 포함한다. 하부 부분(30A')은 실제로 에칭되지 않는데, 이는 에칭이 이방성이기 때문이다. 한편, 부산물 층(38)은 더미 게이트 전극(30')의 기울어진 측벽들 상으로 하향 연장된다. 일부 실시예들에 따르면, 부산물 층(38)의 저부 단부들의 포지션은 각각의 프로세스를 조정함으로써 결정된다. 예를 들어, 프로세스 가스의 압력은 너무 높지 않고 너무 낮지 않도록 조정된다. 압력이 너무 높은 경우, 부산물 층(38)이 너무 많이 아래로 연장되고, 심지어 더미 게이트 전극(30')의 전체 표면 상에 컨포멀 층으로서 형성될 수도 있다. 압력이 너무 낮은 경우, 부산물 층(38)은 바람직한 거리로 연장될 수 없다. 일부 실시예들에 따르면, 압력은 약 1 mTorr 내지 약 800 mTorr의 범위에 있다. 유사하게, 소스 전력이 너무 높으면 부산물 층(38)이 너무 많이 아래로 연장되는 결과로 될 수도 있고, 소스 전력이 너무 낮으면 부산물 층(38)이 충분히 아래로 연장되지 않는 결과로 될 수도 있다. 일부 실시예들에 따르면, 소스 전력은 약 10 와트 내지 약 3,000 와트의 범위에 있다. 에칭 프로세스에서 이방성 및 등방성 효과 양측 모두를 갖기 위해 바이어스 전력은 에칭 프로세스들(36 및 40) 양측 모두에서 사용되는 것보다 더 낮다. 일부 실시예들에 따르면, 바이어스 전력은 약 10 와트 내지 약 3,000 와트의 범위에 있다. 게다가, N2는 O2보다 더 활성적이고, N2가 많을수록 부산물 층(38)이 더 연장되는 결과로 될 수도 있다. 일부 실시예들에 따르면, 도 13에 도시된 바와 같은 에칭 프로세스는 도 6b 및 도 6c의 에칭 프로세스(36)보다 N2의 더 높은(예를 들어, 50 퍼센트보다 더 높은) 유동 레이트, 및/또는 O2의 더 낮은(예를 들어, 50 퍼센트보다 더 낮은) 유동 레이트를 갖는다.
도 14는 다른 에칭 프로세스(42)(42C로 표기됨)를 예시한다. 프로세스 조건은 본질적으로 도 6e에서와 동일할 수도 있다. 대안적으로, 바이어스 전력은 도 6e에 도시된 프로세스(42)에서 사용된 것보다 더욱 감소될 수도 있다. 그 결과, 부산물 층(38)의 저부 단부(38BE) 아래에 놓인 더미 게이트 전극(30')의 부분들이 에칭되고, 측벽들은 더욱 경사진다(그리고 직선형일 수도 있다). 따라서, 하부 부분(30A')은, 경사각들 θ3 및 θ1을 각각 갖는 부분들(30A1' 및 30A2')을 포함한다. 경사각 θ3은 경사각 θ1보다 더 작은데, 이 경사각 θ1은 경사각 θ2보다 더욱 더 작다. 일부 실시예들에 따르면, 각도 차이(θ2 - θ1) 및 각도 차이(θ1 - θ3)는 약 2도, 5도, 또는 10도보다 더 크고, 약 1도 내지 약 30도의 범위에 있을 수도 있다.
도 15는 도 14의 더미 게이트 스택들(34')을 대체하는 대체 게이트 스택들(66)을 예시한다. 결과적인 대체 게이트 스택들(66)은 더미 게이트 스택(34')과 동일한 프로파일을 가지며, 도 14를 참조하여 논의된 바와 같은 경사각들 θ1, θ2, 및 θ3을 갖는다. 돌출 핀들(26')의 상부 표면(26T)의 가능한 레벨들이 또한 예시되어 있다.
도 16 내지 도 23은 일부 실시예들에 따른, 더미 게이트 스택들(34')을 선택적으로 재성형하기 위한 프로세스를 예시한다. 다시, 이들 실시예들의 프로세스들 및 재료들의 세부사항들이 선행 실시예들에서 논의된 것과 유사한 프로세스들 및 재료들로부터 발견될 수도 있다. 도 16을 참조하면, STI 영역(24)이 기판(20) 내로 연장되어 형성된다. 게이트 유전체 층(28), 게이트 전극 층(30), 및 하드 마스크들(32')이 형성된다. 형성 프로세스들은 도 1 내지 도 4, 도 5a, 및 도 5b에 도시된 것과 본질적으로 동일하고, 본 명세서에서는 반복되지 않는다. 다시, 도 16의 단면도는 STI 영역(24)을 가로질러 획득되고, 게이트 유전체 층(28)과 STI 영역(24) 양측 모두는 유전체들이기 때문에, 게이트 유전체 층(28)은 후속 도면들에서 별개로 도시되지 않는다.
도 17은 에칭 프로세스(36)를 예시하고, 그 세부사항들은 도 6b 및 도 6c를 참조하여 발견될 수도 있다. 따라서, 부산물 층(38)이 형성된다. 다음으로, 도 18을 참조하면, 게이트 전극 층(30)을 에칭 관통하기 위해 그리고 더미 게이트 전극(30')을 형성하기 위해 에칭 프로세스(40)가 수행된다. 에칭 프로세스들(36 및 40)의 세부사항들이 선행 실시예들로부터 발견될 수도 있다. 에칭 프로세스(40)에 의해 새롭게 형성되는 어떠한 부산물 층도 없거나, 또는 형성된 경우 부산물 층은 도 6d에 도시된 것과 유사하게 얇다. 다시, 부산물 층(38)의 저부 단부들은 돌출 핀들(26')의 상부 표면(26T)(가능한 레벨들이 예시되어 있다)보다 더 높거나, 그와 동일 높이로 되거나, 또는 그보다 더 낮을 수도 있다.
도 19는 일부 실시예들에 따른, 포토 레지스트일 수도 있는 에칭 마스크(84)의 형성을 예시한다. 에칭 마스크(84)는 더미 게이트 전극들(30') 중 일부를 부분적으로 또는 전체적으로 보호하고, 일부 다른 더미 게이트 전극들(30')을 커버하지 않은 채로 둔다. 다음으로, 도 20을 참조하면, 에칭 프로세스(42)가 수행된다. 에칭 프로세스(42)의 세부사항들이 선행 실시예들로부터 발견될 수도 있다. 에칭 가스에 노출된 더미 게이트 전극들(30')의 측벽들이 재성형된다. 재성형된 측벽들의 프로파일들은 도 6e에 도시된 바와 같은 재성형된 측벽들과 본질적으로 동일할 수도 있고, 세부사항들이 도 6e의 논의를 참조하여 발견될 수도 있다. 에칭 마스크(84)에 의해 보호되는 더미 게이트 전극들(30')의 다른 측벽들이 재성형되지 않는다. 게다가, 일 예가 또한 도시되어 있고, 이때 가장 우측의 더미 게이트 전극(30')의 우측 측벽이 재성형되지 않는데, 이는 그 측벽의 거리가 에칭 마스크에 충분히 근접하여 에칭 가스가 측벽에 도달할 수 없기 때문이다. 설명 전반에 걸쳐, 재성형된(그리고 따라서 더 기울어진) 측벽들은 30SL로서 표기되고(이때 SL은 "기울어짐"을 의미함), 비-성형된(그리고 따라서 더 직선형인) 측벽들은 30ST로서 표기된다(이때 ST는 "더 직선형임"을 의미함). 또한, 개별 측벽들을 식별하기 위해 문자 "A", "B", "C", "D", 또는 이와 유사한 것이 추가된다. 더미 게이트 전극들(30')의 프로파일들은 도 22 및 도 23을 참조하여 논의된다.
다음으로, 에칭 마스크(84)가 제거되고, 결과적인 구조체가 도 21에 도시되어 있다. 그 후에, 부산물 층(38)이 제거되고, 결과적인 구조체가 도 22에 도시되어 있다. FinFET(81)과 유사한 FinFET들을 형성하기 위한 나머지 프로세스들이 도 7 내지 도 10, 도 11a, 도 11ba, 도 11bb, 및 도 11bc에 도시되어 있다. 더미 게이트 스택들(34')을 대체하는 대응하는 대체 게이트 스택들(66)이 도 23에 도시되어 있다.
도 22 및 도 23은 더미 게이트 전극들(30') 및 대체 게이트 스택들(66)의 기울어진 에지들 및 경사각들 θ1 및 θ2와 같은 프로파일들을 예시한다. 더미 게이트 전극들(30') 및 대체 게이트 스택들(66)의 측벽들 중 일부가 각각의 상부 부분들보다 더 경사진 하부 부분들을 갖는다. 예를 들어, 하부 측벽 부분들(30SLA, 30SLB, 30SLC, 및 30SLD)은 각각의 측벽들의 각각의 상부 부분들보다 더 경사진다. 다른 한편으로, 일부 다른 하부 부분들(30STA, 30STB, 30STC, 및 30STD) 및 이들의 대응하는 상부 부분들은 연속 직선형 측벽들을 형성한다. 게다가, 도 22의 우측으로부터 카운트된 제2 더미 게이트 전극(30')과 같은 더미 게이트 전극(30')(그리고 대응하는 대체 게이트 전극)은 하나의 기울어진 하부 측벽을 가질 수도 있는 한편, 대향 측벽은 직선형이고 덜 경사진다. 일부 더미 게이트 전극(30')은, 하부 부분들 양측 모두가 상부 부분들보다 더 기울어져 있는 측벽들을 가질 수도 있고, 일부 다른 더미 게이트 전극(30')은, 하부 부분들 양측 모두가 대응하는 상부 부분들과 동일한 경사각들을 갖는 측벽들을 가질 수도 있다.
게다가, 도 15의 실시예들은 또한 도 16 내지 도 23의 실시예들에 적용될 수도 있어서, 기울어진 측벽들(30SLA, 30SLB, 30SLC, 및 30SLD) 각각은 하나 초과의, 예컨대 약 2개 내지 약 10개의, 직선형 그리고 기울어진 부분들을 가질 수도 있는데, 이때 하부 부분들 각각은 직선형이고 각각의 상부 부분들보다 점점 더 기울어진다.
일부 실시예들에 따르면, 일부 핀들 사이의 거리들 S1은 거리들 S2보다 더 작다. 예를 들어, 비율 S2/S1은 약 2.0보다 더 크다. 거리들 S1을 갖는 더미 게이트 전극들(30')은 패턴-밀집 영역에 있는 것으로 지칭되고, 거리들 S2를 갖는 더미 게이트 전극들(30')은 패턴-iso 영역에 있는 것으로 지칭된다. 더미 게이트들 및 대체 게이트들의 측벽 프로파일들은 각각의 FinFET들이 패턴-밀집 또는 패턴-iso 영역들에 있는지 여부에 의해 영향을 받을 수도 있고, 그 측벽 프로파일은 바람직하지 않을 수도 있다. 본 개시내용의 일부 실시예들에 따르면, 선택된 영역들에 에칭 마스크(84)를 형성함으로써, 더미 게이트 전극들(30')의 측벽 프로파일이 제어가능하고, 각각의 더미 게이트 전극들(30')이 패턴-밀집 또는 패턴-iso 영역들에 있는지 여부에 의해 결정되지 않으며, 에칭 마스크(84)를 통해 개별적으로 조정될 수도 있다.
도 23에 도시된 바와 같은 실시예들은 성능 요건과 신뢰성 요건 양측 모두를 만족시키기 위해 사용될 수도 있다. 예를 들어, 협소화 하부 부분들을 갖는 더미 게이트 전극들의 경우, 각각의 트랜지스터들은 더 양호한 성능을 갖는다. 그러나, 이들 트랜지스터들의 더미 게이트 전극들은 붕괴되기 쉽다. 다른 한편으로, 더미 게이트 전극들이 직선형인 FinFET들은 붕괴되기 쉽지 않지만, 결과적인 FinFET들의 성능은 협소화 하부 부분들을 갖는 이들 FinFET들만큼 양호하지 않을 수도 있다. 도 16 내지 도 23에 도시된 바와 같은 실시예들을 채택함으로써, 성능 요구 FinFET들은 기울어진 측벽들을 채택할 수도 있는 한편, 다른 FinFET들은 더 양호한 수율을 갖도록 직선형 측벽들을 채택할 수도 있다.
본 개시내용의 실시예들은 일부의 유리한 피처들을 갖는다. 테이퍼링된 하부 부분들을 갖도록 더미 게이트 전극들을 에칭함으로써, 결과적인 FinFET들의 성능이 개선되고, 포화 전류가 증가된다. 선택된 더미 게이트 전극들에 대해 기울어진 측벽들을 선택적으로 형성함으로써, 성능 및 신뢰성을 개선시키는 요건이 균형을 이룬다.
본 개시내용의 일부 실시예들에 따르면, 방법은, 반도체 영역 위에 더미 게이트 유전체 층을 성막하는 단계; 더미 게이트 유전체 층 위에 더미 게이트 전극 층을 성막하는 단계; 제1 에칭 프로세스를 수행하는 단계 - 여기서 더미 게이트 전극 층의 상부 부분이 에칭되어 더미 게이트 전극의 상부 부분을 형성함 -; 더미 게이트 전극의 상부 부분의 측벽들 상에 보호 층을 형성하는 단계; 제2 에칭 프로세스를 수행하는 단계 - 여기서 더미 게이트 전극 층의 하부 부분이 에칭되어 더미 게이트 전극의 하부 부분을 형성함 -; 보호 층을 에칭 마스크로서 사용하여 더미 게이트 전극의 하부 부분을 에칭하기 위해 제3 에칭 프로세스를 수행하는 단계 - 여기서 더미 게이트 전극은 제3 에칭 프로세스에 의해 테이퍼링됨 -; 보호 층을 제거하는 단계; 및 더미 게이트 전극을 대체 게이트 전극으로 대체시키는 단계를 포함한다. 일 실시예에서, 보호 층은 제1 에칭 프로세스가 수행될 때 동시에 형성된다. 일 실시예에서, 제1 에칭 프로세스는, 부산물 생성 가스 및 에칭 가스를 포함하는 프로세스 가스를 사용하여 수행된다. 일 실시예에서, 이 방법은, 제2 에칭 프로세스 후에 그리고 제3 에칭 프로세스 전에, 추가 더미 게이트 전극을 커버하기 위해 추가 에칭 마스크를 형성하는 단계; 및 제3 에칭 프로세스 후에, 에칭 마스크를 제거하는 단계를 더 포함한다. 일 실시예에서, 보호 층은, 제1 에칭 프로세스에 의해 생성되는 부산물 층이고, 보호 층은 실리콘 및 산소 원자들을 포함한다. 일 실시예에서, 부산물 층은 브롬 및 염소를 더 포함한다. 일 실시예에서, 제1 에칭 프로세스 및 제2 에칭 프로세스는 이방성이고, 제3 에칭 프로세스는 이방성 효과와 등방성 효과 양측 모두를 갖는다. 일 실시예에서, 제1 에칭 프로세스 및 제2 에칭 프로세스는 제1 바이어스 전력들을 사용하여 수행되고, 제3 에칭 프로세스는 제1 바이어스 전력들보다 더 낮은 제2 바이어스 전력을 사용하여 수행된다. 일 실시예에서, 보호 층을 제거하는 단계는 에칭을 통해 달성된다.
본 개시내용의 일부 실시예들에 따르면, 구조체는, 돌출 반도체 핀; 돌출 반도체 핀 상의 제1 게이트 스택 - 여기서 제1 게이트 스택은, 제1 경사각을 갖는 제1 하부 직선형 부분; 및 제1 경사각보다 더 큰 제2 경사각을 갖는 제1 상부 직선형 부분을 포함하는 제1 측벽을 포함함 -; 및 제1 게이트 스택의 제1 하부 직선형 부분과 제1 상부 직선형 부분 양측 모두와 접촉하는 제1 게이트 스페이서를 포함한다. 일 실시예에서, 제1 게이트 스택은, 제1 측벽에 대향하는 제2 측벽을 더 포함하고, 여기서 제2 측벽은, 제1 경사각을 갖는 제2 하부 직선형 부분; 및 제2 경사각을 갖는 제2 상부 직선형 부분을 포함한다. 일 실시예에서, 제1 게이트 스택은, 제1 측벽에 대향하는 제2 측벽을 더 포함하고, 여기서 실질적으로 제2 측벽의 전체가 직선형이다. 일 실시예에서, 이 구조체는, 제3 측벽을 포함하는 제2 게이트 스택을 더 포함하고, 여기서 실질적으로 제3 측벽의 전체가 직선형이다. 일 실시예에서, 제1 게이트 스택의 제1 측벽은, 제1 하부 직선형 부분보다 더 낮고 제1 하부 직선형 부분에 결합되는 저부 직선형 부분을 더 포함하고, 여기서 저부 직선형 부분은, 제1 경사각보다 더 작은 제3 경사각을 갖는다. 일 실시예에서, 제2 경사각과 제1 경사각 사이의 차이는 약 5도보다 더 크다.
본 개시내용의 일부 실시예들에 따르면, 구조체는, 반도체 핀; 반도체 핀 상의 게이트 유전체; 게이트 유전체 위의 게이트 전극 - 여기서 게이트 전극은, 제1 측벽을 갖는 상부 부분; 및 상부 부분 아래에 놓이고 상부 부분에 결합되는 하부 부분 - 여기서 하부 부분은, 제1 측벽에 결합되는 제2 측벽을 가지며, 여기서 제1 측벽은 제2 측벽보다 더 직선형으로 서 있고, 제1 측벽 및 제2 측벽의 경사각들에 급격한 변화가 있음 - 을 포함함 -; 및 제1 측벽 및 제2 측벽과 접촉하는 게이트 스페이서를 포함한다. 일 실시예에서, 게이트 전극은, 하부 부분 아래에 놓이고 하부 부분에 결합되는 저부 부분을 더 포함하고, 여기서 저부 부분은, 제2 측벽에 결합되는 제3 측벽을 가지며, 여기서 제3 측벽은 제2 측벽보다 더 경사지고, 제2 측벽 및 제3 측벽의 경사각들에 급격한 변화가 있다. 일 실시예에서, 상부 부분은, 제1 측벽에 대향하는 제3 측벽을 더 포함하고, 하부 부분은, 제2 측벽에 대향하는 제4 측벽을 더 포함하고, 여기서 제3 측벽 및 제4 측벽의 경사각들에 급격한 변화가 있다. 일 실시예에서, 상부 부분은, 제1 측벽에 대향하는 제3 측벽을 더 포함하고, 하부 부분은, 제2 측벽에 대향하는 제4 측벽을 더 포함하고, 여기서 제3 측벽 및 제4 측벽은, 동일한 연속 직선형 측벽의 부분들이다. 일 실시예에서, 게이트 전극은 금속을 포함하고, 게이트 유전체는 하이-k 유전체 재료를 포함한다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조체들을 디자인 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
[실시예 1]
방법으로서,
반도체 영역 위에 더미 게이트 유전체 층을 성막하는 단계;
상기 더미 게이트 유전체 층 위에 더미 게이트 전극 층을 성막하는 단계;
제1 에칭 프로세스를 수행하는 단계 - 상기 더미 게이트 전극 층의 상부 부분이 에칭되어 더미 게이트 전극의 상부 부분을 형성함 -;
상기 더미 게이트 전극의 상부 부분의 측벽들 상에 보호 층을 형성하는 단계;
제2 에칭 프로세스를 수행하는 단계 - 상기 더미 게이트 전극 층의 하부 부분이 에칭되어 상기 더미 게이트 전극의 하부 부분을 형성함 -;
상기 보호 층을 에칭 마스크로서 사용하여 상기 더미 게이트 전극의 하부 부분을 에칭하기 위해 제3 에칭 프로세스를 수행하는 단계 - 상기 더미 게이트 전극은 상기 제3 에칭 프로세스에 의해 테이퍼링됨(tapered) -;
상기 보호 층을 제거하는 단계; 및
상기 더미 게이트 전극을 대체 게이트 전극으로 대체시키는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 보호 층은 상기 제1 에칭 프로세스가 수행될 때 동시에 형성되는 것인, 방법.
[실시예 3]
실시예 2에 있어서,
상기 제1 에칭 프로세스는, 부산물 생성 가스 및 에칭 가스를 포함하는 프로세스 가스를 사용하여 수행되는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 제2 에칭 프로세스 후에 그리고 상기 제3 에칭 프로세스 전에, 추가 더미 게이트 전극을 커버하기 위해 추가 에칭 마스크를 형성하는 단계; 및
상기 제3 에칭 프로세스 후에, 상기 에칭 마스크를 제거하는 단계
를 더 포함하는, 방법.
[실시예 5]
실시예 1에 있어서,
상기 보호 층은, 상기 제1 에칭 프로세스에 의해 생성되는 부산물 층이고, 상기 보호 층은 실리콘 및 산소 원자들을 포함하는 것인, 방법.
[실시예 6]
실시예 5에 있어서,
상기 부산물 층은 브롬 및 염소를 더 포함하는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 제1 에칭 프로세스 및 상기 제2 에칭 프로세스는 이방성이고, 상기 제3 에칭 프로세스는 이방성 효과와 등방성 효과 양측 모두를 갖는 것인, 방법.
[실시예 8]
실시예 1에 있어서,
상기 제1 에칭 프로세스 및 상기 제2 에칭 프로세스는 제1 바이어스 전력을 사용하여 수행되고, 상기 제3 에칭 프로세스는 상기 제1 바이어스 전력보다 더 낮은 제2 바이어스 전력을 사용하여 수행되는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
상기 보호 층을 제거하는 단계는 에칭을 통해 달성되는 것인, 방법.
[실시예 10]
구조체로서,
돌출 반도체 핀;
상기 돌출 반도체 핀 상의 제1 게이트 스택 - 상기 제1 게이트 스택은:
제1 경사각을 갖는 제1 하부 직선형 부분; 및
상기 제1 경사각보다 더 큰 제2 경사각을 갖는 제1 상부 직선형 부분
을 포함하는 제1 측벽을 포함함 -; 및
상기 제1 게이트 스택의 상기 제1 하부 직선형 부분과 상기 제1 상부 직선형 부분 양측 모두와 접촉하는 제1 게이트 스페이서
를 포함하는, 구조체.
[실시예 11]
실시예 10에 있어서,
상기 제1 게이트 스택은, 상기 제1 측벽에 대향하는(opposing) 제2 측벽을 더 포함하고,
상기 제2 측벽은:
상기 제1 경사각을 갖는 제2 하부 직선형 부분; 및
상기 제2 경사각을 갖는 제2 상부 직선형 부분
을 포함하는 것인, 구조체.
[실시예 12]
실시예 10에 있어서,
상기 제1 게이트 스택은, 상기 제1 측벽에 대향하는 제2 측벽을 더 포함하고, 실질적으로 상기 제2 측벽의 전체는 직선형인 것인, 구조체.
[실시예 13]
실시예 10에 있어서,
제3 측벽을 포함하는 제2 게이트 스택을 더 포함하고,
실질적으로 상기 제3 측벽의 전체는 직선형인 것인, 구조체.
[실시예 14]
실시예 10에 있어서,
상기 제1 게이트 스택의 상기 제1 측벽은:
상기 제1 하부 직선형 부분보다 더 낮고 상기 제1 하부 직선형 부분에 결합되는 저부 직선형 부분(bottom straight portion)을 더 포함하고,
상기 저부 직선형 부분은, 상기 제1 경사각보다 더 작은 제3 경사각을 갖는 것인, 구조체.
[실시예 15]
실시예 10에 있어서,
상기 제2 경사각과 상기 제1 경사각 사이의 차이는 약 5도보다 더 큰 것인, 구조체.
[실시예 16]
구조체로서,
반도체 핀;
상기 반도체 핀 상의 게이트 유전체;
상기 게이트 유전체 위의 게이트 전극 - 상기 게이트 전극은:
제1 측벽을 갖는 상부 부분; 및
상기 상부 부분 아래에 놓이고 상기 상부 부분에 결합되는 하부 부분 - 상기 하부 부분은, 상기 제1 측벽에 결합되는 제2 측벽을 가지며, 상기 제1 측벽은 상기 제2 측벽보다 더 직선형으로 서 있고, 상기 제1 측벽 및 상기 제2 측벽의 경사각들에 급격한 변화가 있음 -
을 포함함 -; 및
상기 제1 측벽 및 상기 제2 측벽과 접촉하는 게이트 스페이서
를 포함하는, 구조체.
[실시예 17]
실시예 16에 있어서,
상기 게이트 전극은, 상기 하부 부분 아래에 놓이고 상기 하부 부분에 결합되는 저부 부분을 더 포함하고, 상기 저부 부분은, 상기 제2 측벽에 결합되는 제3 측벽을 가지며, 상기 제3 측벽은 상기 제2 측벽보다 더 경사지고, 상기 제2 측벽 및 상기 제3 측벽의 경사각들에 급격한 변화가 있는 것인, 구조체.
[실시예 18]
실시예 16에 있어서,
상기 상부 부분은, 상기 제1 측벽에 대향하는 제3 측벽을 더 포함하고, 상기 하부 부분은, 상기 제2 측벽에 대향하는 제4 측벽을 더 포함하고, 상기 제3 측벽 및 상기 제4 측벽의 경사각들에 급격한 변화가 있는 것인, 구조체.
[실시예 19]
실시예 16에 있어서,
상기 상부 부분은, 상기 제1 측벽에 대향하는 제3 측벽을 더 포함하고, 상기 하부 부분은, 상기 제2 측벽에 대향하는 제4 측벽을 더 포함하고, 상기 제3 측벽 및 상기 제4 측벽은, 동일한 연속 직선형 측벽의 부분들인 것인, 구조체.
[실시예 20]
실시예 16에 있어서,
상기 게이트 전극은 금속을 포함하고, 상기 게이트 유전체는 하이-k 유전체 재료(high-k dielectric material)를 포함하는 것인, 구조체.

Claims (10)

  1. 방법으로서,
    반도체 영역 위에 더미 게이트 유전체 층을 성막하는 단계;
    상기 더미 게이트 유전체 층 위에 더미 게이트 전극 층을 성막하는 단계;
    제1 에칭 프로세스를 수행하는 단계 - 상기 더미 게이트 전극 층의 상부 부분이 에칭되어 더미 게이트 전극의 상부 부분을 형성함 -;
    상기 더미 게이트 전극의 상부 부분의 측벽들 상에 보호 층을 형성하는 단계;
    제2 에칭 프로세스를 수행하는 단계 - 상기 더미 게이트 전극 층의 하부 부분이 에칭되어 상기 더미 게이트 전극의 하부 부분을 형성함 -;
    추가 더미 게이트 전극을 커버하기 위해 추가 에칭 마스크를 형성하는 단계;
    상기 보호 층을 에칭 마스크로서 사용하여 상기 더미 게이트 전극의 하부 부분을 에칭하기 위해 제3 에칭 프로세스를 수행하는 단계 - 상기 더미 게이트 전극은 상기 제3 에칭 프로세스에 의해 테이퍼링됨(tapered) -;
    상기 추가 에칭 마스크를 제거하는 단계;
    상기 보호 층을 제거하는 단계; 및
    상기 더미 게이트 전극을 대체 게이트 전극으로 대체시키는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 보호 층은 상기 제1 에칭 프로세스가 수행될 때 동시에 형성되는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 에칭 프로세스는, 부산물 생성 가스 및 에칭 가스를 포함하는 프로세스 가스를 사용하여 수행되는 것인, 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 보호 층은, 상기 제1 에칭 프로세스에 의해 생성되는 부산물 층이고, 상기 보호 층은 실리콘 및 산소 원자들을 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제1 에칭 프로세스 및 상기 제2 에칭 프로세스는 이방성이고, 상기 제3 에칭 프로세스는 이방성 효과와 등방성 효과 양측 모두를 갖는 것인, 방법.
  7. 제1항에 있어서,
    상기 제1 에칭 프로세스 및 상기 제2 에칭 프로세스는 제1 바이어스 전력을 사용하여 수행되고, 상기 제3 에칭 프로세스는 상기 제1 바이어스 전력보다 더 낮은 제2 바이어스 전력을 사용하여 수행되는 것인, 방법.
  8. 제1항에 있어서,
    상기 보호 층을 제거하는 단계는 에칭을 통해 달성되는 것인, 방법.
  9. 구조체로서,
    돌출 반도체 핀;
    상기 돌출 반도체 핀 상의 제1 게이트 스택 - 상기 제1 게이트 스택은:
    제1 경사각을 갖는 제1 하부 직선형 부분; 및
    상기 제1 경사각보다 더 큰 제2 경사각을 갖는 제1 상부 직선형 부분
    을 포함하는 제1 측벽을 포함함 -;
    상기 제1 게이트 스택의 상기 제1 하부 직선형 부분과 상기 제1 상부 직선형 부분 양측 모두와 접촉하는 제1 게이트 스페이서; 및
    상기 돌출 반도체 핀 상의 제2 게이트 스택 - 상기 제2 게이트 스택은 제3 측벽을 포함하고, 상기 제3 측벽의 전체는 직선형임 -
    을 포함하는, 구조체.
  10. 구조체로서,
    반도체 핀;
    상기 반도체 핀 상의 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극 - 상기 게이트 전극은:
    제1 측벽을 갖는 상부 부분; 및
    상기 상부 부분 아래에 놓이고 상기 상부 부분에 결합되는 하부 부분 - 상기 하부 부분은, 상기 제1 측벽에 결합되는 제2 측벽을 가지며, 상기 제1 측벽은 상기 제2 측벽보다 더 직선형으로 서 있고, 상기 제1 측벽 및 상기 제2 측벽의 경사각들에 급격한 변화가 있음 -
    을 포함함 -; 및
    상기 제1 측벽 및 상기 제2 측벽과 접촉하는 게이트 스페이서
    를 포함하고,
    상기 상부 부분은 상기 제1 측벽의 반대편에 있는 제3 측벽을 더 포함하고, 상기 하부 부분은 상기 제2 측벽의 반대편에 있는 제4 측벽을 더 포함하고, 상기 제3 측벽 및 상기 제4 측벽은 동일한 연속 직선형 측벽의 부분들인 것인, 구조체.
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