CN113178417A - 半导体结构及其制造方法 - Google Patents

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CN113178417A
CN113178417A CN202011416151.7A CN202011416151A CN113178417A CN 113178417 A CN113178417 A CN 113178417A CN 202011416151 A CN202011416151 A CN 202011416151A CN 113178417 A CN113178417 A CN 113178417A
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CN
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gate electrode
dummy gate
sidewall
layer
etch
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CN202011416151.7A
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林士尧
高魁佑
林志翰
张铭庆
陈昭成
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及半导体结构及其制造方法。一种方法，包括：在半导体区域之上沉积虚设栅极电介质层；沉积虚设栅极电极层；以及执行第一蚀刻工艺。蚀刻虚设栅极电极层的上部以形成虚设栅极电极的上部。方法还包括在虚设栅极电极的上部的侧壁上形成保护层，并且执行第二蚀刻工艺。蚀刻虚设栅极电极层的下部以形成虚设栅极电极的下部。然后使用保护层作为蚀刻掩模来执行第三蚀刻工艺以蚀刻虚设栅极电极的下部。虚设栅极电极通过第三蚀刻工艺而呈锥形。移除保护层，并且利用替换栅极电极来替换虚设栅极电极。

Description

半导体结构及其制造方法
技术领域
本公开涉及半导体结构及其制造方法。
背景技术
集成电路(IC)材料和设计的技术进步已经产生了几代IC，其中每一代都具有比前几代更小且更复杂的电路。在IC演进的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常增加而几何尺寸减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。
这种按比例缩小还增加了加工和制造IC的复杂性，并且要实现这些进步，需要在IC加工和制造方面进行类似的发展。例如，已经引入了鳍式场效应晶体管(FinFET)来替代平面晶体管。FinFET的结构和制造FinFET的方法正在开发中。
FinFET的形成通常包括形成虚设栅极堆叠，以及利用替换栅极堆叠来替换虚设栅极堆叠。
发明内容
根据本公开的一个实施例，提供了一种制造半导体结构的方法，包括：在半导体区域之上沉积虚设栅极电介质层；在所述虚设栅极电介质层之上沉积虚设栅极电极层；执行第一蚀刻工艺，其中，所述虚设栅极电极层的上部被蚀刻以形成虚设栅极电极的上部；在所述虚设栅极电极的上部的侧壁上形成保护层；执行第二蚀刻工艺，其中，所述虚设栅极电极层的下部被蚀刻以形成所述虚设栅极电极的下部；使用所述保护层作为蚀刻掩模来执行第三蚀刻工艺以蚀刻所述虚设栅极电极的下部，其中，所述虚设栅极电极通过所述第三蚀刻工艺而呈锥形；移除所述保护层；以及利用替换栅极电极来替换所述虚设栅极电极。
根据本公开的另一实施例，提供了一种半导体结构，包括：突出的半导体鳍；第一栅极堆叠，在所述突出的半导体鳍上，其中，所述第一栅极堆叠包括第一侧壁，所述第一侧壁包括：第一下笔直部分，具有第一倾斜角；以及第一上笔直部分，具有大于所述第一倾斜角的第二倾斜角；以及第一栅极间隔件，与所述第一栅极堆叠的所述第一下笔直部分和所述第一上笔直部分两者接触。
根据本公开的又一实施例，提供了一种半导体结构，包括：半导体鳍；栅极电介质，在所述半导体鳍上；栅极电极，在所述栅极电介质之上，其中，所述栅极电极包括：上部，具有第一侧壁；以及下部，在所述上部之下并且接合到所述上部，其中，所述下部具有接合到所述第一侧壁的第二侧壁，并且其中，所述第一侧壁与所述第二侧壁相比更直立，并且所述第一侧壁和所述第二侧壁的倾斜角存在突变；以及栅极间隔件，与所述第一侧壁和所述第二侧壁接触。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图4、图5A、图5B、图6、图6A、图6B、图6C、图6D、图6E、图7-图10和图11A是根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和/或横截面视图。
图6F、图6G、图6H和图6I是根据本公开的一些实施例的形成具有多于一个变窄部分的虚设栅极电极的中间阶段的横截面视图。
图11B-1、图11B-2和图11B-3示出了根据一些实施例的替换栅极的侧壁的过渡水平相对于鳍顶部的高度。
图12-图15是根据一些实施例的形成具有两个过渡区域的替换栅极的中间阶段的横截面视图。
图16-图23是根据一些实施例的形成具有针对所选替换栅极的所选侧壁而形成的过渡区域的替换栅极的中间阶段的横截面视图。
图24示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。
根据一些实施例，提供了具有替换栅极(该替换栅极的底端比顶端更窄)的鳍式场效应晶体管(FinFET)。根据一些实施例，控制虚设栅极堆叠的形成，使得虚设栅极堆叠的底端比相应顶端更窄，并且因此随后形成替换栅极更容易，并改善了FinFET的性能。本文讨论的实施例将提供示例，以使得能够制造或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时能够进行的修改。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。虽然方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-图4、图5A、图5B、图6、图6A、图6B、图6C、图6D、图6E、图7-图10和图11A是根据本公开的一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和/或横截面视图。图24所示的工艺程流中也示意性地反映了相应工艺。
在图1中，提供了衬底20。衬底20可以是半导体衬底(例如，体半导体、绝缘体上半导体(SOI)衬底等)，其可以是掺杂的(例如，使用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
进一步参考图1，在衬底20中形成阱区域22。相应工艺被示出为图24中示出的工艺流程200中的工艺202。根据本公开的其他实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)注入到衬底20中而形成的p型阱区域。根据本公开的一些实施例，阱区域22是通过将n型杂质(其可以是磷、砷、锑等)注入到衬底20中而形成n型阱区域。所得到的阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm-3，例如，在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。在下文中，隔离区域24可选地被称为浅沟槽隔离(STI)区域。相应工艺被示出为图24中示出的工艺流程200中的工艺204。衬底20在相邻STI区域24之间的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层27和硬掩模层(未示出)，并且然后进行图案化。衬垫氧化物层27可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层27，其中，半导体衬底20的顶表面层被氧化。衬垫氧化物层27用作半导体衬底20和硬掩模层之间的粘附层。衬垫氧化物层27还可以用作蚀刻硬掩模层的蚀刻停止层。根据本公开的一些实施例，例如使用低压化学气相沉积(LPCVD)由氮化硅形成硬掩模层。根据本公开的其他实施例，通过硅的热氮化或等离子体增强化学气相沉积(PECVD)来形成硬掩模层。在硬掩模层上形成光致抗蚀剂(未示出)，并且然后进行图案化。然后使用经图案化的光致抗蚀剂作为蚀刻掩模来对硬掩模层进行图案化，以形成如图2所示的硬掩模29。
接下来，将经图案化的硬掩模层用作蚀刻掩模以蚀刻衬垫氧化物层27和衬底20，然后利用(一个或多个)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以移除电介质材料的多余部分，并且(一个或多个)电介质材料的剩余部分是STI区域24。STI区域24可以包括衬里电介质(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬里电介质还可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、或化学气相沉积(CVD)来形成的经沉积的氧化硅层、氮化硅层等。STI区域24还可以包括位于衬里氧化物上方的电介质材料，其中电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂(spin-on coating)等来形成。根据一些实施例，位于衬里电介质上方的电介质材料可以包括氧化硅。
硬掩模29的顶表面和STI区域24的顶表面可以基本彼此齐平。半导体条带26位于相邻的STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，并且因此半导体条带26的材料与衬底20的材料相同。在本公开的替代实施例中，半导体条带26是通过以下方式形成的替换条带：蚀刻衬底20位于STI区域24之间的部分以形成凹槽，并且执行外延以在凹槽中重新生长另一半导体材料。因此，半导体条带26是由与衬底20的半导体材料不同的半导体材料形成的。根据一些实施例，半导体条带26是由硅锗、硅碳或III-V族化合物半导体材料形成的。
参考图3，STI区域24被凹陷。因此，半导体条带26的顶部突出高于STI区域24的剩余部分的顶表面24A，以形成突出的鳍26’。相应工艺被示出为图24中示出的工艺流程200中的工艺206。可以使用干法蚀刻工艺来执行蚀刻，其中例如将HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩气。根据本公开的替代实施例，使用湿法蚀刻工艺来执行对STI区域24的凹陷。蚀刻化学物质可以包括例如HF。
在上述实施例中，可以通过任意合适的方法来对鳍进行图案化。例如，可以使用一种或多种光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺进行结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，牺牲层被形成在衬底上方并且使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件或心轴(mandrel)来对鳍进行图案化。
图4示出了根据一些实施例的虚设栅极堆叠34的形成，其中，虚设栅极堆叠34包括虚设电介质层28、虚设栅极电极层30和硬掩模32。相应工艺被示出为图24中示出的工艺流程200中的工艺208。虚设电介质层28被形成在突出的鳍26’的侧壁和顶表面上。根据本公开的一些实施例，使用共形沉积工艺来形成虚设电介质层28，该共形沉积工艺可以包括原子层沉积(ALD)、化学气相沉积(CVD)等。电介质层28的材料可以包括氧化硅、氮化硅、碳氮化硅等。根据替代实施例，电介质层28的形成包括(例如，使用热氧化工艺)氧化突出的鳍26’的表面部分。所得的电介质层28包括在突出的鳍26’的暴露表面上形成(但未在STI区域24的顶表面上形成)的氧化物。电介质层28的形成可以包括或可以不包括沉积工艺。虚线用于表示电介质层28中位于STI区域24的顶部上的一些部分可以被形成、或可以不被形成，这取决于形成工艺。
虚设栅极电极层30被沉积在电介质层28上。虚设栅极电极层30可以由多晶硅或非晶硅形成，或包括多晶硅或非晶硅，并且还可以使用其他材料。形成工艺可以包括沉积工艺，其后跟随着平坦化工艺。然后，硬掩模层32被沉积在虚设栅极电极层30上。硬掩模层32可以由氮化硅、氧化硅、氧碳氮化硅(silicon oxy-carbo-nitride)、或其多层形成，或包括氮化硅、氧化硅、氧碳氮化硅、或其多层。
接下来，参考图5A，硬掩模层32被图案化(例如，通过使用经图案化的光致抗蚀剂(未示出)作为蚀刻掩模来进行蚀刻)，从而形成硬掩模条带32’。相应工艺被示出为图24中示出的工艺流程200中的工艺210。图5B示出了如图5A所示的参考垂直横截面5B-5B。在图5A、图5B和后续附图中，示出了突出的鳍26’的顶表面26T的水平(level)。同样，虚设栅极电介质层28由电介质材料形成，或包括电介质材料，该电介质材料可以是(或可以不是)与STI区域24的材料相同的材料。因此，虚设栅极电介质层28在图5B中被示出，但是在后续附图中可以不单独示出。因此，在后续附图中示出的STI区域24的顶表面部分可以被认为是虚设栅极电介质层28。
在后续工艺中，虚设栅极电极层30和可能的虚设栅极电介质层28被图案化，其中硬掩模条带32’被用作蚀刻掩模。由此形成虚设栅极电极30’，如图6所示。虚设栅极堆叠34’可以具有与上部相比更窄并且更锥形(tapered)的下部(也被称为变窄部分)，并且虚设栅极电极30’的细节如图6E所示。
图6A、图6B、图6C、图6D和图6E示出了根据一些实施例的对虚设栅极电极层30进行图案化的中间阶段。参考图6A，使用硬掩模32’作为蚀刻掩模来执行第一蚀刻工艺36(其是各向异性蚀刻工艺)。根据一些实施例，工艺气体包括蚀刻气体和副产物生成气体两者。蚀刻气体可以包括Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6或其组合。副产物生成气体可以包括氮气(N2)、氧气(O2)、SO2、CO2、CO或其组合。还可以将其他气体(例如，Ar、He、Ne等)添加到工艺气体中。根据本公开的一些实施例，利用在约10瓦特和约3000瓦特之间的范围内的源功率来执行蚀刻工艺。偏置功率可以高于约200瓦特，并且可以在约10瓦特和约3000瓦特之间的范围内。工艺气体的压力可以在约1mTorr和约800mTorr之间的范围内。工艺气体的流速可以在约1sccm和约5000sccm之间的范围内。
在蚀刻工艺36中，形成的虚设栅极电极30’的表面层与副产物生成气体进行反应以形成副产物层38，该副产物层38包括在虚设栅极电极30’的新形成部分的侧壁上的部分。相应工艺被示出为图24中示出的工艺流程200中的工艺212。副产物层38可以被形成在硬掩模32’的表面上(或者可以不被形成在硬掩模32’的表面上，如图6F所示)，这取决于硬掩模32’的成分。取决于工艺气体，副产物层38可以包括SiwOxNyCz、SiBraClbOc等等。为了生成副产物层38，并且为了使副产物层38足够厚以在后续工艺中作为蚀刻掩模，引入更多的副产物生成气体。例如，副产物生成气体的流速与蚀刻气体的流速的比率可以高于约40，并且可以在约1至约1000之间的范围内。随着蚀刻工艺36的进行，副产物层38向下延伸，如图6B所示。副产物层38的厚度T1可以在约
Figure BDA0002820140340000081
至约
Figure BDA0002820140340000082
之间的范围内。在蚀刻工艺36中，开启等离子体。相应晶圆的温度可以在约0℃和约150℃之间的范围内。
根据一些实施例，在蚀刻工艺36之后，蚀刻气体被停止，并且副产物生成气体继续进行以增加副产物层38的厚度。相应副产物生成气体可以包括N2、O2、SO2、CO2、CO、SiCl4等、或其组合。在该工艺中，可以开启等离子体。相应工艺被称为副产物增厚工艺(byproduct-thickening process)。根据一些实施例，副产物增厚工艺是与蚀刻工艺36以及后续执行的蚀刻工艺40(图6C)(在相同工艺腔室内)原位(in-situ)执行的，并且在这些工艺之间没有真空中断(vacuum break)。根据替代实施例，副产物增厚工艺是与工艺36和40非原位(ex-situ)执行的，在这些工艺之间存在真空中断。非原位副产物增厚工艺可以使用N2、O2、SO2、CO2、CO等等、或其组合作为工艺气体来执行。
根据替代实施例，使用化学溶液执行副产物增厚工艺，该化学溶液可以包括溶解在去离子水中的臭氧和/或CO2，其中晶圆10被浸入化学溶液以用于形成副产物层38。
根据又一替代实施例，在蚀刻工艺36中，工艺气体包括蚀刻气体，并且不含副产物生成气体。因此，在蚀刻工艺36中，不生成副产物层。副产物层38是通过副产物增厚工艺生成的，该副产物增厚工艺可以包括如上所述的原位、非原位或湿法工艺。根据一些实施例，在原位、非原位或湿法工艺中，副产物层38还被形成在虚设栅极电极层30的未蚀刻部分的暴露水平面上，类似于如图6G所示的保护层38’。根据其他实施例，在一些原位或非原位工艺中，副产物层38在侧壁上形成(或增厚)，而不被在虚设栅极电极层30的未蚀刻部分的水平表面上形成(或增厚)。
参考图6C，在执行第一蚀刻工艺36之后，执行第二各向异性蚀刻工艺40以进一步蚀刻虚设栅极电极层30，直到蚀刻穿过虚设栅极电极层30以生成虚设栅极电极30’为止。相应工艺被示出为图24中示出的工艺流程200中的工艺214。在蚀刻工艺40中，开启等离子体。虚设栅极电介质层28然后可以被图案化，或者此时可以不被图案化。使用蚀刻气体执行第二蚀刻工艺40，该蚀刻气体可以包括Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6或其组合。根据一些实施例，工艺气体不含任何副产物生成气体，该副产物生成气体可以包括N2、O2、SO2、CO2、CO等。根据替代实施例，工艺气体包括一种或多种副产物生成气体。然而，与蚀刻工艺36相比，副产物生成气体的流速降低。如果蚀刻工艺36和40中副产物生成气体的流速分别被表示为BPFR36和BPFR40，则比率BPFR40/BPFR36可以小于约0.2或0.1，并且可以在约0和约0.2或0.1之间的范围内。另一方面，蚀刻工艺36和40中的蚀刻气体的流速可以彼此相等，或者可以彼此不同。因此，在蚀刻工艺40中基本不生成新的副产物层，或者虽然通过蚀刻工艺40生成了副产物层38，但是新生成的副产物层38的厚度T2小于厚度T1。例如，在图6C中，虚线用于示出在蚀刻工艺40中生成的副产物层38，该副产物层38具有厚度T2。根据一些实施例，比率T2/T1小于约0.2或0.1，并且可以在0和约0.2或0.1之间的范围内。
图6C示出了几个实施例，其中示出了副产物层38的底端38BE的几个可能位置。还示出了突出的鳍26’的顶表面26T的水平。在各种实施例中，底端38BE可以高于突出的鳍26’的顶表面26T，与突出的鳍26’的顶表面26T齐平，或低于突出的鳍26’的顶表面26T。例如，副产物层38的底端38BE可以与鳍顶表面26T相比高出高度差D1，该高度差D1可以在0nm至约50nm之间的范围内。副产物层38的底端38BE可以与鳍顶表面26T相比低出高度差D2，该高度差D2可以在0nm和约100nm之间的范围内。
参考图6D，在形成虚设栅极电极30’之后，执行蚀刻工艺42，该工艺也被称为虚设栅极电极30’的整形工艺(reshaping process)。相应工艺被示出为图24中示出的工艺流程200中的工艺216。根据一些实施例，使用能够蚀刻虚设栅极电极30’的工艺气体来执行蚀刻工艺42，该工艺气体可选自Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6或其组合。工艺气体可以不含副产物生成气体(例如，N2、O2、SO2、CO2、CO等)，或者可以包括少量的副产物生成气体以调节蚀刻工艺。因此，不再生成副产物层。可以使用在约10瓦特和约3000瓦特之间的范围内的源功率来执行蚀刻工艺42。工艺气体的压力可以在约1mTorr和约800mTorr之间的范围内。工艺气体的流速可以在约1sccm至约5000sccm之间的范围内。与在工艺36和40中使用的偏置功率相比，偏置功率被减小，使得除了各向异性效应之外，蚀刻工艺42还具有一些各向同性效应。偏置功率可以小于在蚀刻工艺36和40中使用的偏置功率的约40％，并且可以在约5％至约80％之间。根据一些实施例，在蚀刻工艺42中使用的偏置功率可以低于约100瓦特，并且可以在约10瓦特和约3000瓦特之间的范围内。
根据一些实施例，作为蚀刻工艺42的结果，虚设栅极电极30’被整形，并且在图6D中示出了所得的结构。因此，形成虚设栅极堆叠34’，该虚设栅极堆叠34’可以包括经图案化的虚设栅极电介质28’(图7)(在其被图案化时)，或者不包括虚设栅极电介质28’(在其未被图案化时)。在蚀刻工艺42中，副产物层38部分地保护虚设栅极电极30’的下部30A’，该下部低于副产物层38的底端38BE。因此，副产物层38替代地被称为保护层。因为蚀刻工艺42还具有各向同性效应，所以在虚设栅极电极30’的下部30A’上还有横向蚀刻。下部30A’的较上部分受到较多的保护，并且横向蚀刻不太显著。下部30A’的较下部分受到较少的保护，并且横向蚀刻更为显著。作为结果，下部30A’是锥形的。在整个说明书中，下部30A’还被称为变窄部分。
根据一些实施例，下部30A’具有倾斜且笔直(straight)的侧壁。顶部宽度W2大于底部宽度W3。根据一些实施例，差(W2-W3)大于约
Figure BDA0002820140340000101
下部30A’的高度H1可以大于约
Figure BDA0002820140340000102
下部30A’的侧壁的倾斜角θ1小于90度，并且可以小于约88度，或者在约80度和约88度之间的范围内。
上部30B’具有可以是笔直的并且与下部相比更垂直的侧壁，其中倾斜角θ2大于θ1。根据一些实施例，倾斜角θ2等于或小于90度。差(θ2-θ1)大于约2度、约5度或约10度，并且可以在约1度和约30度之间的范围内。上部30B’的高度H2可以大于约40nm，并且可以在约10nm至约200nm之间的范围内。
在蚀刻工艺42之后，例如在蚀刻工艺中移除副产物层38。相应工艺被示出为图24中示出的工艺流程200中的工艺218。在图6E中示出了所得的结构。接下来，如图7所示，在虚设栅极堆叠34’的侧壁上形成栅极间隔件46。相应工艺被示出为图24中示出的工艺流程200中的工艺220。根据本公开的一些实施例，栅极间隔件46由(一个或多个)电介质材料(例如，氮化硅、碳氮化硅等等)形成，并且可以具有单层结构、或包括多个电介质层的多层结构。
然后执行蚀刻工艺。蚀刻突出的鳍26’中未被虚设栅极堆叠34’和栅极间隔件46覆盖的部分，从而得到图8所示的结构。相应工艺被示出为图24中示出的工艺流程200中的工艺222。蚀刻工艺可以是各向异性的，因此突出的鳍26’中位于虚设栅极堆叠34’和栅极间隔件46正下方的部分受到保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。相应地，形成凹槽50。凹槽50包括位于虚设栅极堆叠34’的相反侧的一些部分，以及位于突出的鳍26’的剩余部分之间的一些部分。
接下来，通过在凹槽50中(通过外延)选择性地生长半导体材料来形成外延区域(源极/漏极区域)54，从而得到图9的结构。相应工艺被示出为图24中示出的工艺流程200中的工艺224。取决于所得FinFET是p型FinFET还是n型FinFET，p型杂质或n型杂质可以在外延过程中进行原位掺杂。例如，在所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，在所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域54包括III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合或其多层。在利用外延区域54填充凹槽50之后，外延区域54的进一步外延生长使得外延区域54水平扩展，并且可以形成小平面。外延区域54的进一步生长还可以使得相邻的外延区域54彼此融合。可能生成空隙(空气间隙)56。
在外延工艺之后，外延区域54可以进一步被注入有p型或n型杂质以形成源极区域和漏极区域，其也用参考标号54表示。根据本公开的替代实施例，当在外延期间外延区域54原位掺杂有p型杂质或n型杂质时，跳过注入步骤。
图10示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。相应工艺被示出为图24中示出的工艺流程200中的工艺226。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD或另一沉积方法形成的电介质材料。ILD 60可以由含氧电介质材料形成，该含氧电介质材料可以是基于氧化硅的材料，例如，四乙基原硅酸酯(TEOS)氧化物、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺杂硼的磷硅玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺来使ILD 60、虚设栅极堆叠34’和栅极间隔件46的顶表面彼此齐平。
然后，移除虚设栅极堆叠34’。虚设栅极电介质层中位于突出的鳍26’上的部分也被移除以暴露突出的鳍26’。在所得的沟槽中形成替换栅极堆叠66和自对准硬掩模68。在图11A中示出了所得的结构。相应工艺被示出为图24中示出的工艺流程200中的工艺228。栅极堆叠66包括栅极电介质62和栅极电极64。栅极电介质62可以包括界面层(IL)(未示出)和高k电介质层。IL被形成在突出的鳍26’的暴露表面上，并且可以包括氧化物层(例如，氧化硅层)，其通过突出的鳍26’的热氧化、化学氧化工艺、或沉积工艺形成。高k电介质层包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等。
进一步参考图11A，栅极电极64被形成在栅极电介质62上。栅极电极64可以包括堆叠层，该堆叠层可以包括扩散阻挡层(帽盖层)，以及位于扩散阻挡层之上的一个或多个功函数层。扩散阻挡层可以由氮化钛形成，其可以(或可以不)掺杂有硅、氮化钛硅等。功函数层确定栅极电极的功函数，并且包括至少一个层、或由不同材料形成的多个层。栅极电极64还可以包括金属填充区域，其可以由钴、钨、其合金、或其他金属或金属合金形成，或包括钴、钨、其合金、或其他金属或金属合金。
接下来，执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，使得栅极堆叠66的顶表面与ILD 60的顶表面共面。在后续工艺中，回蚀栅极堆叠66，从而得到在相对的栅极间隔件46之间形成的凹槽。接下来，在替换栅极堆叠66之上形成硬掩模80。根据本公开的一些实施例，硬掩模80的形成包括用于形成毯式电介质材料的沉积工艺，以及用于移除位于栅极间隔件46和ILD 60之上的多余电介质材料的平坦化工艺。硬掩模80可以由例如氮化硅或其他类似的电介质材料形成。因此，形成FinFET 81。
图11B-1、图11B-2和图11B-3示出了根据一些实施例的替换栅极堆叠66的横截面视图，其中，这些横截面视图是从图11A中的参考横截面11B-11B获得的。还标记了突出的鳍26’的顶表面26T和底端26B的位置，并且突出的鳍26’将在26T和26B之间延伸，但未示出突出的鳍26’，因为它们位于与示出的平面不同的平面中。替换栅极堆叠66的下部66A’替换图6D中的虚设栅极堆叠30’的下部30A’，并且因此具有与图6D中的虚设栅极堆叠30’的下部30A’相同的轮廓。作为结果，下部30A’为锥形。在整个说明书中，下部66A’也被称为变窄部分。替换栅极堆叠66的上部66B’替换图6D中的虚设栅极堆叠30’的上部30B’，并且因此具有与图6D中的虚设栅极堆叠30’的上部30B’相同的轮廓。因此，倾斜角θ1和θ2与参考图6D所讨论的相同，并且详细细节在此不再重复。此外，替换栅极堆叠66的侧壁轮廓将遵循图6D中的虚设栅极堆叠30’的侧壁轮廓。
图11B-1示出了其中下部66A’和相应上部66B’的接合水平82高于突出的鳍26’的顶表面26T的实施例。图11B-2示出了其中接合水平82与突出的鳍26’的顶表面26T齐平的实施例。图11B-3示出了其中接合水平82低于突出的鳍26’的顶表面26T的实施例。接合水平82的调整可以包括调整何时从工艺36(图6B)过渡到工艺40(图6C)；调整蚀刻工艺36和40的压力、功率、气体流量、以及蚀刻时间。例如，增加蚀刻工艺的压力和功率可有助于在虚设栅极电极30’的下部的侧壁上形成足够厚的副产物层，并且因此可有助于实现图11B-3中的实施例。还应理解，因为栅极电介质62的高k电介质层可以是共形的，所以上述讨论的栅极堆叠66的倾斜角还可以等于栅极电极64的相应部分的侧壁的倾斜角。
根据一些实施例，两个直接相邻的替换栅极堆叠66可以使它们的接合水平82彼此不同。例如，两个直接相邻的替换栅极堆叠66中的一个可以采用如图11B-1、图11B-2和图11B-3之一所示的一个实施例，而两个直接相邻的替换栅极堆叠66中的另一个可以采用如图11B-1、图11B-2和图11B-3之一所示的不同的一个实施例。
图6F、图6G、图6H和图6I示出了根据替代实施例的虚设栅极堆叠34’的形成。除非另有说明，否则这些实施例(以及图12-图23中的实施例)中的组件的材料和形成工艺与(由图1-图4、图5A、图5B、图6、图6A、图6B、图6C、图6D和图6E所示的前述实施例中的相同参考编号表示的)相同组件基本相同。因此，可以在前述实施例的讨论中找到关于图6F、图6G、图6H和图6I以及图12-图23所示的组件的形成工艺和材料的细节。
初始工艺与图1-图4、图5A和图5B所示相同。接下来，参考图6F，执行蚀刻工艺40(也被表示为40A)。工艺细节与参考图6C中的蚀刻工艺40所讨论的工艺细节相同。因此，虚设栅极电极层30被蚀刻，并且没有形成副产物层。参考图6G，例如使用ALD、CVD、PEALD、PECVD等来沉积保护层38’。保护层38’的材料可以包括SiN、SiON、SiCON、SiC、SiOC、SiO2等。保护层38’的厚度可以在约
Figure BDA0002820140340000141
和约
Figure BDA0002820140340000142
之间的范围内。接下来，参考图6H，执行另一蚀刻工艺40(也被表示为40B)，其使用与参考图6C所讨论的工艺条件基本相同的工艺条件来执行。因此，虚设栅极电极层30被蚀刻穿过以形成虚设栅极电极30’。
图6I示出了蚀刻工艺42，该蚀刻工艺42用于对虚设栅极电极30’的轮廓进行整形。可以参考图6D找到工艺细节，并且在此不再重复。还可以参考图6D的讨论找到虚设栅极电极30’的轮廓。然后通过蚀刻来移除保护层38’。在图7-图11A、图11B-1、图11B-2和图11B-3中示出了用于形成FinFET 81的其余工艺。
如图6D和图6I所示的虚设栅极电极30’具有一个变窄部分30A’和一个过渡区域，在该过渡区域处下层部分开始向下变窄。根据替代实施例，虚设栅极电极可以具有一个以上(例如，两个、三个、四个或更多个)变窄部分。图12至图15示出了用于形成具有两个变窄部分的虚设栅极电极34’的工艺，其中下部的侧壁与相应上部相比倾斜更多。该工艺可以从图6D所示的结构开始，并且相应结构如图12所示。相应地，图12所示的结构的形成可以包括第一蚀刻工艺36(图6A和图6B)、第二蚀刻工艺40(图6C)和第三蚀刻工艺42(图6D)。
接下来，参考图13，执行另一蚀刻工艺36(被表示为36B)。可以参考图6A和图6B找到蚀刻工艺36的细节，并且工艺气体包括蚀刻气体和副产物生成气体。因为蚀刻是各向异性的，所以下部30A’实际未被蚀刻。同时，副产物层38向下延伸到虚设栅极电极30’的倾斜侧壁上。根据一些实施例，通过调节相应工艺来确定副产物层38的底端的位置。例如，将工艺气体的压力调节得不过高并且不过低。如果压力过高，则副产物层38向下延伸过多，并且甚至可能在虚设栅极电极30’的整个表面上形成为保形层。如果压力过低，则副产物层38不能向下延伸所需距离。根据一些实施例，压力在约1mTorr和约800mTorr之间的范围内。类似地，过高的源功率可能使得副产物层38向下延伸过多，而过低的源功率可能使得副产物层38向下延伸不足。根据一些实施例，源功率在约10瓦特至约3000瓦特之间的范围内。偏置功率低于在蚀刻工艺36和40两者中使用的偏置功率，以便在蚀刻工艺中具有各向异性效应和各向同性效应两者。根据一些实施例，偏置功率在约10瓦特至约3000瓦特之间的范围内。此外，N2与O2相比更具活性，并且更多的N2可以使得副产物层38延伸更多。根据一些实施例，与图6A和图6B中的蚀刻工艺36相比，如图13所示的蚀刻工艺具有更高的N2流速(例如，高出50％以上)，和/或更低的O2流速(例如，低于50％)。
图14示出了另一蚀刻工艺42(被表示为42C)。工艺条件可以与图6D中的工艺条件基本相同。替代地，与图6D所示的工艺42中所使用的偏置功率相比，偏置功率可以被进一步减小。作为结果，虚设栅极电极30’中位于副产物层38的底端38BE之下的部分被蚀刻，并且侧壁变得更倾斜(并且可以是笔直的)。下部30A’因此包括部分30A1’和30A2’，部分30A1’和30A2’分别具有倾斜角θ3和θ1。倾斜角θ3小于倾斜角θ1，倾斜角θ1进一步小于倾斜角θ2。根据一些实施例，角度差(θ2-θ1)和角度差(θ1-θ3)大于约2度、5度或10度，并且可以在约1度和约30度之间的范围内。
图15示出了替换栅极堆叠66，该替换栅极堆叠66替换图14中的虚设栅极堆叠34’。所得的替换栅极堆叠66具有与虚设栅极堆叠34’相同的轮廓，并且具有如参考图14所讨论的倾斜角θ1、θ2和θ3。还示出了突出的鳍26’的顶表面26T的可能水平。
图16至图23示出了根据一些实施例的用于选择性地对虚设栅极堆叠34’进行整形的工艺。同样，可以从如先前实施例中所讨论的类似工艺和材料中找到这些实施例的工艺和材料的细节。参考图16，STI区域24被形成延伸到衬底20中。栅极电介质层28、栅极电极层30和硬掩模32’被形成。形成工艺与图1-图4、图5A和图5B所示的形成工艺基本相同，并且在此不再重复。同样，因为跨STI区域24获得图16中的横截面视图，并且栅极电介质层28和STI区域24两者都是电介质，所以在后续附图中未单独示出栅极电介质层28。
图17示出了蚀刻工艺36，可以参考图6A和图6B找到该蚀刻工艺36的细节。因此形成副产物层38。接下来，参考图18，执行蚀刻工艺40以蚀刻穿过栅极电极层30并且形成虚设栅极电极30’。可以从前述实施例中找到蚀刻工艺36和40的细节。没有通过蚀刻工艺40新形成副产物层，或者副产物层(如果被形成的话)很薄，类似于图6C所示。同样，副产物层38的底端可以高于、齐平于、或低于突出的鳍26’的顶表面26T(示出了可能的水平)。
图19示出了根据一些实施例的蚀刻掩模84(其可以是光致抗蚀剂)的形成。蚀刻掩模84部分地或全部地保护一些虚设栅极电极30’，并且留下一些其他虚设栅极电极30’未被覆盖。接下来，参考图20，执行蚀刻工艺42。可以从前述实施例中找到蚀刻工艺42的细节。虚设栅极电极30’的暴露于蚀刻气体的侧壁被整形。经整形的侧壁的轮廓可以与图6D所示的经整形的侧壁基本相同，并且可以参考图6D的讨论找到细节。虚设栅极电极30’的由蚀刻掩模84保护的其他侧壁没有被整形。此外，还示出了示例，其中最右边的虚设栅极电极30’的右侧壁没有被整形，因为侧壁的距离足够接近蚀刻掩模，使得蚀刻气体不能到达侧壁。在整个说明书中，经整形的(并且因此更倾斜的)侧壁被表示为30SL(其中SL表示“倾斜的”)，并且未整形的(并且因此更笔直的)侧壁被表示为30ST(ST表示“笔直的”)。同样，添加字母“A”、“B”、“C”、“D”等以标识各个侧壁。参考图22和图23讨论了虚设栅极电极30’的轮廓。
接下来，移除蚀刻掩模84，并且图21示出了所得的结构。然后，移除副产物层38，并且图22示出了所得的结构。图7-图10、图11A、图11B-1、图11B-2和图11B-3中示出了用于形成FinFET(其类似于FinFET 81)的其余工艺。图23示出了相应替换栅极堆叠66(其替换虚设栅极堆叠34’)。
图22和图23示出了诸如虚设栅极电极30’和替换栅极堆叠66的倾斜边缘以及倾斜角θ1和θ2之类的轮廓。虚设栅极电极30’和替换栅极堆叠66的一些侧壁具有与相应上部相比更倾斜的下部。例如，下侧壁部分30SLA、30SLB、30SLC和30SLD与相应侧壁的相应上部更倾斜。另一方面，一些其他下部30STA、30STB、30STC和30STD及其相应上部形成连续的笔直侧壁。此外，虚设栅极电极30’(和相应替换栅极电极)(例如，从图22的右侧开始计数的第二个虚设栅极电极30’)可以具有一个倾斜的下侧壁，而相对的侧壁是笔直的并且倾斜较少。一些虚设栅极电极30’可以具有其中两个下部都比上部更倾斜的侧壁，并且一些其他虚设栅极电极30’可以具有其中两个下部都拥有与相应上部相同的倾斜角的侧壁。
此外，图15中的实施例还可以应用于图16至图23中的实施例，使得每个倾斜的侧壁30SLA、30SLB、30SLC和30SLD可以具有一个以上(例如，在约2和约10之间)的笔直且倾斜的部分，其中每个下部是笔直的并且与相应上部相比越来越倾斜。
根据一些实施例，一些鳍之间的距离S1小于距离S2。例如，比率S2/S1大于约2.0。具有距离S1的虚设栅极电极30’被称为处于图案密集区域(pattern-dense region)中，具有距离S2的虚设栅极电极30’被称为处于图案隔离区域(pattern-iso region)中。虚设栅极和替换栅极的侧壁轮廓可能受到相应FinFET是处于图案密集区域还是处于图案隔离区域的影响，而这种侧壁轮廓可能是不期望的。根据本公开的一些实施例，通过在所选区域中形成蚀刻掩模84，虚设栅极电极30’的侧壁轮廓是可控制的，并且不由相应虚设栅极电极30’是处于图案密集区域还是处于图案隔离区域来确定，并且可以通过蚀刻掩模84单独地进行调节。
如图23所示的实施例可以用于满足性能要求和可靠性要求两者。例如，对于具有变窄下部的虚设栅极电极，相应晶体管具有更好的性能。然而，这些晶体管的虚设栅极电极易于塌陷。另一方面，虚设栅极电极是笔直的FinFET不易塌陷，但是所得的FinFET的性能可能不如具有变窄下部的FinFET那样好。通过采用如图16-图23所示的实施例，对性能要求较高的FinFET可以采用倾斜的侧壁，而其他FinFET可以采用笔直的侧壁以具有更好的良率。
本公开的实施例具有一些有利特征。通过蚀刻虚设栅极电极以使其具有锥形下部，改善了所得FinFET的性能，并且增加了饱和电流。通过为所选虚设栅极电极选择性地形成倾斜的侧壁，平衡了对提高性能和可靠性的要求。
根据本公开的一些实施例，一种方法，包括：在半导体区域之上沉积虚设栅极电介质层；在虚设栅极电介质层之上沉积虚设栅极电极层；执行第一蚀刻工艺，其中，虚设栅极电极层的上部被蚀刻以形成虚设栅极电极的上部；在虚设栅极电极的上部的侧壁上形成保护层；执行第二蚀刻工艺，其中，虚设栅极电极层的下部被蚀刻以形成虚设栅极电极的下部；使用保护层作为蚀刻掩模来执行第三蚀刻工艺以蚀刻虚设栅极电极的下部，其中，虚设栅极电极通过第三蚀刻工艺而呈锥形；移除保护层；利用替换栅极电极来替换虚设栅极电极。在实施例中，保护层是在第一蚀刻工艺被执行时同时形成的。在实施例中，第一蚀刻工艺是使用包括蚀刻气体和副产物生成气体的工艺气体来执行的。在实施例中，方法还包括：在第二蚀刻工艺之后并且在第三蚀刻工艺之前，形成附加蚀刻掩模以覆盖附加虚设栅极电极；以及在第三蚀刻工艺之后，移除附加蚀刻掩模。在实施例中，保护层是通过第一蚀刻工艺生成的副产物层，并且保护层包括硅和氧原子。在实施例中，副产物层还包含溴和氯。在实施例中，第一蚀刻工艺和第二蚀刻工艺是各向异性的，并且第三蚀刻工艺具有各向异性效应和各向同性效应两者。在实施例中，第一蚀刻工艺和第二蚀刻工艺是使用第一偏置功率来执行的，并且第三蚀刻工艺是使用低于第一偏置功率的第二偏置功率来执行的。在实施例中，移除保护层是通过蚀刻来实现的。
根据本公开的一些实施例，一种结构，包括：突出的半导体鳍；第一栅极堆叠，在突出的半导体鳍上，其中，第一栅极堆叠包括第一侧壁，该第一侧壁包括：第一下笔直部分，具有第一倾斜角；以及第一上笔直部分，具有大于第一倾斜角的第二倾斜角；以及第一栅极间隔件，与第一栅极堆叠的第一下笔直部分和第一上笔直部分两者接触。在实施例中，第一栅极堆叠还包括与第一侧壁相对的第二侧壁，并且其中，第二侧壁包括：第二下笔直部分，具有第一倾斜角；以及第二上笔直部分，具有第二倾斜角。在实施例中，第一栅极堆叠还包括与第一侧壁相对的第二侧壁，并且其中，第二侧壁的整体基本是笔直的。在实施例中，结构还包括第二栅极堆叠，该第二栅极堆叠包括第三侧壁，并且其中，第三侧壁的整体基本是笔直的。在实施例中，第一栅极堆叠的第一侧壁还包括：底部笔直部分，低于第一下笔直部分并且接合到第一下笔直部分，其中，底部笔直部分具有小于第一倾斜角的第三倾斜角。在实施例中，第二倾斜角与第一倾斜角之间的差大于约5度。
根据本公开的一些实施例，一种结构，包括：半导体鳍；栅极电介质，在半导体鳍上；栅极电极，在栅极电介质之上，其中，栅极电极包括：上部，具有第一侧壁；下部，在上部之下并且接合到上部，其中，下部具有接合到第一侧壁的第二侧壁，并且其中，第一侧壁与第二侧壁相比更直立，并且第一侧壁和第二侧壁的倾斜角度存在突变；以及栅极间隔件，与第一侧壁和第二侧壁接触。在实施例中，栅极电极还包括底部，在下部之下并且接合到下部，其中，底部具有接合到第二侧壁的第三侧壁，并且其中，第三侧壁与第二侧壁相比更倾斜，并且第二侧壁和第三侧壁的倾斜角存在突变。在实施例中，上部还包括与第一侧壁相对的第三侧壁，并且下部还包括与第二侧壁相对的第四侧壁，并且其中，第三侧壁和第四侧壁的倾斜角存在突变。在实施例中，上部还包括与第一侧壁相对的第三侧壁，并且下部还包括与第二侧壁相对的第四侧壁，并且其中，第三侧壁和第四侧壁是同一连续且笔直的侧壁的部分。在实施例中，栅极电极包括金属，并且栅极电介质包括高k电介质材料。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种制造半导体结构的方法，包括：在半导体区域之上沉积虚设栅极电介质层；在所述虚设栅极电介质层之上沉积虚设栅极电极层；执行第一蚀刻工艺，其中，所述虚设栅极电极层的上部被蚀刻以形成虚设栅极电极的上部；在所述虚设栅极电极的上部的侧壁上形成保护层；执行第二蚀刻工艺，其中，所述虚设栅极电极层的下部被蚀刻以形成所述虚设栅极电极的下部；使用所述保护层作为蚀刻掩模来执行第三蚀刻工艺以蚀刻所述虚设栅极电极的下部，其中，所述虚设栅极电极通过所述第三蚀刻工艺而呈锥形；移除所述保护层；以及利用替换栅极电极来替换所述虚设栅极电极。
示例2.根据示例1所述的方法，其中，所述保护层是在所述第一蚀刻工艺被执行时同时形成的。
示例3.根据示例2所述的方法，其中，所述第一蚀刻工艺是使用包括蚀刻气体和副产物生成气体的工艺气体来执行的。
示例4.根据示例1所述的方法，还包括：在所述第二蚀刻工艺之后并且在所述第三蚀刻工艺之前，形成附加蚀刻掩模以覆盖附加虚设栅极电极；以及在所述第三蚀刻工艺之后，移除所述附加蚀刻掩模。
示例5.根据示例1所述的方法，其中，所述保护层是通过所述第一蚀刻工艺生成的副产物层，并且所述保护层包括硅和氧原子。
示例6.根据示例5所述的方法，其中，所述副产物层还包括溴和氯。
示例7.根据示例1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺是各向异性的，并且所述第三蚀刻工艺具有各向异性效应和各向同性效应两者。
示例8.根据示例1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺是使用第一偏置功率来执行的，并且所述第三蚀刻工艺是使用低于所述第一偏置功率的第二偏置功率来执行的。
示例9.根据示例1所述的方法，其中，移除所述保护层是通过蚀刻来实现的。
示例10.一种半导体结构，包括：突出的半导体鳍；第一栅极堆叠，在所述突出的半导体鳍上，其中，所述第一栅极堆叠包括第一侧壁，所述第一侧壁包括：第一下笔直部分，具有第一倾斜角；以及第一上笔直部分，具有大于所述第一倾斜角的第二倾斜角；以及第一栅极间隔件，与所述第一栅极堆叠的所述第一下笔直部分和所述第一上笔直部分两者接触。
示例11.根据示例10所述的半导体结构，其中，所述第一栅极堆叠还包括与所述第一侧壁相对的第二侧壁，并且其中，所述第二侧壁包括：第二下笔直部分，具有所述第一倾斜角；以及第二上笔直部分，具有所述第二倾斜角。
示例12.根据示例10所述的半导体结构，其中，所述第一栅极堆叠还包括与所述第一侧壁相对的第二侧壁，并且其中，所述第二侧壁的整体是笔直的。
示例13.根据示例10所述的半导体结构，还包括第二栅极堆叠，所述第二栅极堆叠包括第三侧壁，并且其中，所述第三侧壁的整体是笔直的。
示例14.根据示例10所述的半导体结构，其中，所述第一栅极堆叠的第一侧壁还包括：底部笔直部分，低于所述第一下笔直部分并且接合到所述第一下笔直部分，其中，所述底部笔直部分具有小于所述第一倾斜角的第三倾斜角。
示例15.根据示例10所述的半导体结构，其中，所述第二倾斜角与所述第一倾斜角之间的差大于5度。
示例16.一种半导体结构，包括：半导体鳍；栅极电介质，在所述半导体鳍上；栅极电极，在所述栅极电介质之上，其中，所述栅极电极包括：上部，具有第一侧壁；以及下部，在所述上部之下并且接合到所述上部，其中，所述下部具有接合到所述第一侧壁的第二侧壁，并且其中，所述第一侧壁与所述第二侧壁相比更直立，并且所述第一侧壁和所述第二侧壁的倾斜角存在突变；以及栅极间隔件，与所述第一侧壁和所述第二侧壁接触。
示例17.根据示例16所述的半导体结构，其中，所述栅极电极还包括底部，在所述下部之下并且接合到所述下部，其中，所述底部具有接合到所述第二侧壁的第三侧壁，并且其中，所述第三侧壁与所述第二侧壁相比更倾斜，并且所述第二侧壁和所述第三侧壁的倾斜角存在突变。
示例18.根据示例16所述的半导体结构，其中，所述上部还包括与所述第一侧壁相对的第三侧壁，并且所述下部还包括与所述第二侧壁相对的第四侧壁，并且其中，所述第三侧壁和所述第四侧壁的倾斜角存在突变。
示例19.根据示例16所述的半导体结构，其中，所述上部还包括与所述第一侧壁相对的第三侧壁，并且所述下部还包括与所述第二侧壁相对的第四侧壁，并且其中，所述第三侧壁和所述第四侧壁是同一连续且笔直的侧壁的部分。
示例20.根据示例16所述的半导体结构，其中，所述栅极电极包括金属，并且所述栅极电介质包括高k电介质材料。

Claims (10)

1.一种制造半导体结构的方法，包括：
在半导体区域之上沉积虚设栅极电介质层；
在所述虚设栅极电介质层之上沉积虚设栅极电极层；
执行第一蚀刻工艺，其中，所述虚设栅极电极层的上部被蚀刻以形成虚设栅极电极的上部；
在所述虚设栅极电极的上部的侧壁上形成保护层；
执行第二蚀刻工艺，其中，所述虚设栅极电极层的下部被蚀刻以形成所述虚设栅极电极的下部；
使用所述保护层作为蚀刻掩模来执行第三蚀刻工艺以蚀刻所述虚设栅极电极的下部，其中，所述虚设栅极电极通过所述第三蚀刻工艺而呈锥形；
移除所述保护层；以及
利用替换栅极电极来替换所述虚设栅极电极。
2.根据权利要求1所述的方法，其中，所述保护层是在所述第一蚀刻工艺被执行时同时形成的。
3.根据权利要求2所述的方法，其中，所述第一蚀刻工艺是使用包括蚀刻气体和副产物生成气体的工艺气体来执行的。
4.根据权利要求1所述的方法，还包括：
在所述第二蚀刻工艺之后并且在所述第三蚀刻工艺之前，形成附加蚀刻掩模以覆盖附加虚设栅极电极；以及
在所述第三蚀刻工艺之后，移除所述附加蚀刻掩模。
5.根据权利要求1所述的方法，其中，所述保护层是通过所述第一蚀刻工艺生成的副产物层，并且所述保护层包括硅和氧原子。
6.根据权利要求5所述的方法，其中，所述副产物层还包括溴和氯。
7.根据权利要求1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺是各向异性的，并且所述第三蚀刻工艺具有各向异性效应和各向同性效应两者。
8.根据权利要求1所述的方法，其中，所述第一蚀刻工艺和所述第二蚀刻工艺是使用第一偏置功率来执行的，并且所述第三蚀刻工艺是使用低于所述第一偏置功率的第二偏置功率来执行的。
9.一种半导体结构，包括：
突出的半导体鳍；
第一栅极堆叠，在所述突出的半导体鳍上，其中，所述第一栅极堆叠包括第一侧壁，所述第一侧壁包括：
第一下笔直部分，具有第一倾斜角；以及
第一上笔直部分，具有大于所述第一倾斜角的第二倾斜角；以及第一栅极间隔件，与所述第一栅极堆叠的所述第一下笔直部分和所述第一上笔直部分两者接触。
10.一种半导体结构，包括：
半导体鳍；
栅极电介质，在所述半导体鳍上；
栅极电极，在所述栅极电介质之上，其中，所述栅极电极包括：
上部，具有第一侧壁；以及
下部，在所述上部之下并且接合到所述上部，其中，所述下部具有接合到所述第一侧壁的第二侧壁，并且其中，所述第一侧壁与所述第二侧壁相比更直立，并且所述第一侧壁和所述第二侧壁的倾斜角存在突变；以及
栅极间隔件，与所述第一侧壁和所述第二侧壁接触。
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