CN113140507A - 半导体器件及制造方法 - Google Patents

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dielectric
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柯忠廷
徐志安
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Abstract

本公开涉及半导体器件及制造方法。一种方法，包括：形成突出高于隔离区域的顶表面的半导体鳍。隔离区域延伸到半导体衬底中。该方法还包括：蚀刻半导体鳍的一部分以形成沟槽；用第一电介质材料填充沟槽，其中，第一电介质材料具有第一带隙；以及执行凹陷工艺以使第一电介质材料凹陷。在隔离区域的相对部分之间形成凹槽。用第二电介质材料填充凹槽。第一电介质材料和第二电介质材料组合形成附加隔离区域。第二电介质材料具有小于第一带隙的第二带隙。

Description

半导体器件及制造方法
技术领域
本公开总体涉及半导体器件及制造方法。
背景技术
集成电路(IC)材料和设计的技术进步已产生数代IC，其中每一代都具有比前几代更小和更复杂的电路。在IC发展的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常在增加，而几何尺寸在减小。这种缩减工艺通常通过提高生产效率和降低相关成本来提供好处。
这样的缩减也增加了集成电路加工和制造的复杂性，并且为了实现这些进步，需要在集成电路加工和制造方面取得类似的进展。例如，已经引入了鳍式场效应晶体管(FinFET)来替代平面晶体管。FinFET的结构和制造FinFET的方法正在开发中。
FinFET的形成通常包括形成长半导体鳍和长栅极堆叠，然后形成隔离区域以将长半导体鳍和长栅极堆叠切割成较短的部分，以使得较短的部分可以充当FinFET的鳍和栅极堆叠。
发明内容
根据本公开的一个实施例，提供了一种制造半导体器件的方法，包括：形成突出高于隔离区域的顶表面的半导体鳍，其中，所述隔离区域延伸到半导体衬底中；蚀刻所述半导体鳍的一部分以形成沟槽；用第一电介质材料填充所述沟槽，其中，所述第一电介质材料具有第一带隙；执行凹陷工艺以使所述第一电介质材料凹陷，其中，在所述隔离区域的相对部分之间形成凹槽；以及用第二电介质材料填充所述凹槽，其中，所述第一电介质材料和所述第二电介质材料组合形成附加隔离区域，并且其中，所述第二电介质材料具有小于所述第一带隙的第二带隙。
根据本公开的另一实施例，提供了一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；电介质区域，包括：第一层，具有第一带隙，所述第一层包括：下部，具有与所述半导体衬底接触的底部；以及上部，高于所述下部，其中，所述上部比所述下部薄；以及第二层，被所述第一层的所述上部环绕，其中，所述第二层具有低于所述第一带隙的第二带隙。
根据本公开的又一实施例，提供了一种半导体器件，包括：衬底；隔离区域，延伸到所述衬底中；半导体鳍，突出高于所述隔离区域的顶表面；第一外延半导体区域和第二外延半导体区域，延伸到所述半导体鳍中；将所述第一外延半导体区域和所述第二外延半导体区域彼此分开的隔离区域包括：第一电介质材料，包括第一部分和第二部分，所述第一部分高于所述半导体鳍，并且所述第二部分低于所述半导体鳍，其中，所述第一部分比所述第二部分窄；以及第二电介质材料，被所述第一电介质材料的第一部分环绕，其中，所述第二电介质材料包括第三部分和第四部分，所述第三部分高于所述半导体鳍，并且所述第四部分低于所述半导体鳍，并且其中，所述第四部分比所述第三部分窄。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图4、图5A、图5B、图6、图7A、图7B、图8A、图8B和图9-图16示出了根据一些实施例的形成隔离区域和鳍式场效应晶体管(FinFET)的中间阶段的透视图、截面视图和顶视图。
图17-图22示出了根据一些实施例的形成隔离区域时的截面图。
图23示出了根据一些实施例的器件区域的顶视图。
图24示出了根据一些实施例的用于形成隔离区域和FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，提供了隔离区域、鳍式场效应晶体管(FinFET)及其形成方法。由第一电介质材料形成鳍隔离区域，然后使其凹陷。与第一电介质材料不同的第二电介质材料被填充到产生的凹槽中以重新形成鳍隔离区域。通过此工艺，可以满足减少泄漏和提高耐蚀刻性的要求。在一些示出的实施例中，针对FinFET的隔离的形成被用作示例来解释本公开的概念。其他类型的晶体管(例如平面晶体管、全栅极(GAA)晶体管等)的隔离区域也可以采用本公开的实施例来切割相应的有源区域和栅极堆叠。本文讨论的实施例用于提供示例来使得实行或使用本公开的主题，并且本领域普通技术人员将容易理解可以保持在不同实施例的设想范围内进行的修改。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。尽管方法实施例可以讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-图4、图5A、图5B、图6、图7A、图7B、图8A、图8B和图9-图16示出了根据一些实施例的形成隔离区域和鳍式场效应晶体管(FinFET)的中间阶段的透视图、截面视图和顶视图。相应的工艺也示意性地反映在如图24所示的工艺流程200中。
图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22可以被形成为从衬底20的顶表面延伸到衬底20中。相应的工艺被示出为如图24所示的工艺流程200中的工艺202。衬底20在相邻的STI区域22之间的部分被称为半导体条带(semiconductor strip)24。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过如下操作形成的替换条带：蚀刻衬底20在STI区域22之间的部分以形成凹槽，并且执行外延工艺以在凹槽中再生长另一半导体材料。因此，半导体条带24由与衬底20不同的半导体材料形成。根据一些实施例，半导体条带24由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge、诸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs等的III-V族化合物半导体形成。
STI区域22可以包括衬里氧化物(liner oxide)(未示出)，该衬里氧化物可以是通过对衬底20的表面层进行热氧化而形成的热氧化物。衬里氧化物也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等形成的沉积的氧化硅层。STI区域22还可以包括在衬里氧化物之上的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂(spin-on coating)等来形成电介质材料。
图2示出了电介质虚设条带25的形成，电介质虚设条带25可以通过蚀刻半导体条带24之一以形成凹槽、然后用电介质材料填充该凹槽而形成。相应的工艺被示出为如图24所示的工艺流程200中的工艺204。电介质材料可以由诸如氮化硅之类的高k电介质材料形成或包括高k电介质材料。同样，电介质虚设条带25的材料被选择为使得其相对于STI区域22的材料(例如，氧化硅)和随后形成的虚设栅极堆叠的材料具有高蚀刻选择性。电介质虚设条带25的底表面可以高于、齐平于、或低于STI区域22的底表面。
参考图3，STI区域22被凹陷。半导体条带24和电介质虚设条带25的顶部突出高于STI区域22的其余部分的顶表面22A，以分别形成突出鳍24’和虚设鳍25’。根据一些实施例，突出鳍24’的高度可以在约40nm至约60nm之间的范围内。相应的工艺被示出为如图24所示的工艺流程200中的工艺206。可以使用干法蚀刻工艺来执行蚀刻，其中可以使用诸如HF3和NH3的混合物之类的蚀刻气体。根据本公开的替代实施例，STI区域22的凹陷使用湿法蚀刻工艺来执行。蚀刻化学品可以包括例如HF溶液。
在上述实施例中，可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如比使用单次直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴(mandrel)来图案化鳍。
进一步参考图3，在(突出)鳍24’和虚设鳍25’的顶表面和侧壁上形成虚设栅极堆叠30和栅极间隔件38。相应的工艺被示出为如图24所示的工艺流程200中的工艺208。虚设栅极堆叠30可以包括虚设栅极电介质32和在虚设栅极电介质32之上的虚设栅极电极34。虚设栅极电极34可以例如使用多晶硅或非晶硅形成，并且还可以使用其他材料。每个虚设栅极堆叠30还可在虚设栅极电极34之上包括一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。虚设栅极堆叠30可以跨单个或多个突出鳍24’和虚设鳍25’和/或STI区域22。虚设栅极堆叠30还具有与突出鳍24’和虚设鳍25’的长度方向垂直的长度方向。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅(SiN)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧氮化硅(SiON)、氧碳氮化硅(SiOCN)等电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。栅极间隔件38的宽度可以在约1nm与约3nm之间的范围内。
根据本公开的一些实施例，执行蚀刻工艺(在下文中称为源极/漏极凹陷)以蚀刻突出鳍24’的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，使得产生图4所示的结构。相应的工艺被示出为如图24所示的工艺流程200中的工艺210。凹陷可以是各向异性的，并因此突出鳍24’的位于虚设栅极堆叠30和栅极间隔件38正下方的部分受到保护，并且不被蚀刻。根据一些实施例，凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。由突出鳍24’的蚀刻部分留下的空间被称为凹槽40。在该蚀刻过程中，不蚀刻电介质虚设鳍25’。例如，可以使用NF3和NH3的混合物、HF和NH3的混合物等等来蚀刻突出鳍24’。
接下来，通过从凹槽40选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，从而得到图5A中的结构。相应的工艺被示出为如图24所示的工艺流程200中的工艺212。根据一些实施例，外延区域42包括硅锗、硅、碳硅等。取决于产生的FinFET是p型FinFET还是n型FinFET，P型或n型杂质可在外延的工艺中原位掺杂。例如，当产生的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、SiB、GeB等。相反，当产生的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本发明的替代实施例，外延区域42由III-V族化合物半导体形成，III-V族化合物半导体例如是GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多个层。在外延区域42完全填充凹槽40之后，外延区域42开始水平扩展，并且可以形成小平面(facet)。
图5B示出了根据本公开的替代实施例的源极/漏极区域42的形成。根据这些实施例，如图4所示的突出鳍24’未被凹陷，并且外延区域41生长在突出鳍24’上。外延区域41的材料可以类似于图5A所示的外延半导体材料42的材料，这取决于所得的FinFET是p型还是n型FinFET。因此，源极/漏极区域42包括突出鳍24’和外延区域41。可以(或可以不)执行注入工艺以注入n型杂质或p型杂质。
图6示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应的工艺被示出为如图24所示的工艺流程200中的工艺214。CESL 46可以由氮化硅、碳氮化硅等形成。例如，可以使用诸如ALD或CVD之类的共形沉积方法来形成CESL 46。ILD 48可以包括使用例如FCVD、旋涂、CVD或另外的沉积方法形成的电介质材料。ILD 48也可以由含氧的电介质材料制成，该材料可以是基于氧化硅的材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以使ILD 48、虚设栅极堆叠30和栅极间隔件38的顶表面彼此平齐。在平坦化之后，虚设栅极堆叠30的顶表面可以比突出鳍的顶表面高在大约75nm至大约150nm之间的范围内的垂直距离。
图7A示出了晶圆10的一部分的平面图(顶视图)，其中示出了突出鳍24’、电介质虚设鳍25’、虚设栅极堆叠30和栅极间隔件38。形成有时被称为切聚(Cut-Poly，CPO)区域的鳍隔离区域50。相应的工艺被示出为如图24所示的工艺流程200中的工艺216。鳍隔离区域50的形成可以称为CPO工艺。突出鳍24’可以在虚设栅极堆叠30正下方，并且源极/漏极区域42在虚设栅极堆叠30之间形成。应当理解，可以合并从相邻的突出鳍24’生长的源极/漏极区域42，但为清楚起见，在图7A中并未示出。突出鳍24’是在X方向上具有纵向方向的细长条带。虚设栅极堆叠30被形成为在Y方向上具有纵向方向的细长条带。
图7B示出了从图7A中的参考截面7B-7B获得的截面图。使用虚线示出栅极电介质32的水平部分以指示这些部分可以存在或可以不存在。形成栅极隔离区域50以将长的虚设栅极堆叠30分成较短的部分，使得较短的虚设栅极堆叠30可以充当不同的FinFET的虚设栅极堆叠。应当理解，在所示的示例实施例中，栅极隔离区域50是在形成替换栅极堆叠之前形成的。在其他实施例中，栅极隔离区域50也可以在形成替换栅极堆叠之后形成，并因此替换栅极堆叠(而不是虚设栅极堆叠)被栅极隔离区域50切割。根据一些实施例，栅极隔离区域50的形成包括形成蚀刻掩模，例如图案化的光致抗蚀剂，其中要形成栅极隔离区域50(图7A)的区域通过蚀刻掩模中的开口露出。蚀刻掩模中的开口位于虚设鳍25’的一些部分正上方。然后虚设栅极堆叠30通过蚀刻掩模露出的部分被蚀刻。从图7B可以看出，可以在露出虚设鳍25’之后停止蚀刻。接下来，除去蚀刻掩模，并且沉积电介质材料以填充虚设栅极堆叠30中的开口，从而形成栅极隔离区域50。
根据一些实施例，使用诸如原子层沉积(ALD)(可以是等离子体增强ALD(PEALD)、热ALD等)之类的共形沉积方法来执行电介质材料的沉积。电介质材料可以由SiN、SiO2、SiOC、SiOCN等或其组合形成或包括SiN、SiO2、SiOC、SiOCN等或其组合。在沉积工艺之后，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。电介质材料的其余部分是栅极隔离区域50。接缝52可以在或可以不在栅极隔离区域的中间形成，如图7A和图7B所示。接缝52用虚线示出，以指示它们可以存在或可以不存在。
图8A示出了形成蚀刻掩模54时的平面图(顶视图)，蚀刻掩模被形成并且用于定义鳍隔离区域74(图16，有时被称为OD边缘上的切聚(CPODE)区域)的图案。相应的工艺被示出为如图24所示的工艺流程200中的工艺218。相应工艺也可以称为CPODE工艺。鳍隔离区域74将把长的突出鳍24’分成较短的部分，以使得较短的突出鳍24’可以充当不同的FinFET的有源区域(例如沟道)。如图8A所示，蚀刻掩模54覆盖晶圆10，其中形成56开口以暴露虚设栅极堆叠一些部分。
图8B示出了从图8A中的参考截面8B-8B获得的截面图。蚀刻掩模54中的示出的开口56在虚拟栅极堆叠30正上方。根据一些实施例，蚀刻掩模54是由与虚设栅堆叠30材料不同的材料形成的，并且可以由例如TiN、BN、TaN等形成。蚀刻掩模54可以通过如下操作形成：沉积覆盖层(blanket layer)，形成和图案化光致抗蚀剂，然后使用图案化的光致抗蚀剂作为蚀刻掩模以蚀刻和图案化蚀刻掩模54，形成如图8A和8B所示的开口56。蚀刻掩模54的厚度可能在约20nm至约50nm之间的范围内。
接下来，通过开口56蚀刻暴露的虚设栅极堆叠30，从而使得开口56在栅极间隔件38之间延伸。图9示出了产生的结构。相应的工艺被示出为如图24所示的工艺流程200中的工艺220。下面的突出鳍24’从而被暴露出。然后各向异性地蚀刻突出鳍24’，并且蚀刻继续向下进入下方的半导体条带24，并且进一步向下进入半导体衬底20的底层主体部分。STI区域22用作蚀刻掩模的部分，以限定产生的开口的图案(图8A，其示出开口56具有在突出鳍24’之间的STI区域22正上方的一些部分)。根据一些实施例，开口56的宽度W1在约12nm至约24nm之间的范围内，其中宽度W1可以在虚设栅极堆叠30的中间高度处测得。开口56延伸为低于源极/漏极42的底部。此外，开口56可以延伸为低于突出鳍24’的底部，例如，低于深度D1，深度D1可以在约50nm至约200nm之间的范围内。
图10示出了第一电介质层58和第二电介质层60的沉积。相应的工艺被示出为如图24所示的工艺流程200中的工艺222。第一电介质层58和第二电介质层60彼此不同。根据一些实施例，第一电介质层58具有高带隙(bandgap)BG58以减小泄漏电流。第一带隙BG58高于第二电介质层60的第二带隙BG60。此外，带隙差(BG58-BG60)可以大于约2.0eV，并且可以大于约3.0eV。带隙差(BG58–BG60)还可以在约2.0eV至约5.0eV之间的范围内。另一方面，第二电介质层60被选择来对在例如用于形成接触开口的随后的蚀刻工艺中使用的蚀刻化学品具有更好的耐蚀刻性。蚀刻化学品可包括基于碳和氟的气体，例如CF4、CHF3等。示例第一电介质层58是具有约9eV的带隙的氧化硅(SiO2)，并且示例第二电介质层60是具有约5eV的带隙的氮化硅(Si3N4)。
第一电介质层58和第二电介质层60的沉积可以包括诸如ALD(等离子增强ALD(PEALD)或热ALD)、CVD等的共形沉积工艺，以使得产生的第一电介质层58和第二电介质层60是共形层，例如，不同部分的厚度变化小于约10％。根据其中第一电介质层58包括SiO2的一些实施例，使用包括硅烷二胺或N,N,N’,N’-四乙基(C8H22N2Si)和氧气(O2)的工艺气体进行沉积。可以使用PEALD在约200℃至约300℃之间的范围内的温度下进行沉积工艺。第一电介质层58的厚度(宽度)W2可以在开口56的宽度W1的约1/5至约2/5之间的范围内。厚度W2也可以在虚设栅极堆叠30的中间高度处测得。根据一些实施例，宽度W2在约2nm至大约8nm之间。
根据一些实施例，第二电介质层60由SiN形成或包括SiN，并且使用包括二氯硅烷(SiH2Cl2)和氨气(NH3)的工艺气体来执行沉积。也可以添加氢气(H2)。可以使用PEALD在约450℃至约650℃之间的范围内的温度下进行沉积工艺。可以使用PEALD在约350℃至约550℃之间范围内的温度下进行沉积工艺。在沉积工艺之后，可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以使第一电介质层58和第二电介质层60的顶表面平坦。接缝62可以在第二电介质层60中形成。接缝62的宽度W3可以在约0.5nm和约2nm之间的范围内。
参照图11，在蚀刻工艺中使第二电介质层60和第一电介质58凹陷，该蚀刻工艺可以是湿法蚀刻工艺或干法蚀刻工艺。相应的工艺被示出为如图24所示的工艺流程200中的工艺224。选择蚀刻化学品以使第一电介质层58的蚀刻速率ER58低于第二电介质层60的蚀刻速率ER60。比率ER60/ER58也可以大于约50，并且可以在约90至约100之间的范围内。根据一些实施例，通过使用H3PO4的湿法蚀刻工艺进行蚀刻。作为蚀刻工艺的结果，形成了开口66。与蚀刻工艺之前相比，第一电介质层58在开口66的相对侧上的部分变薄。例如，在虚设栅极堆叠30的中间高度处，该中间高度在虚设栅极堆叠30的顶表面和底表面的中间，第一电介质层58的厚度可以从W2减小到W4，比率W4/W2小于约0.5，并且比率W4/W2可以在约0.1至约0.5之间的范围内。
根据一些实施例，开口66的底部处于受控水平，例如，处于低于虚线68的水平，其中虚线68与突出鳍24’的顶表面的垂直距离D2小于约50nm，或小于约20nm。凹槽66的底部也可以在虚线68和STI区域22的顶表面22A之间的任何水平，或者在STI区域22的顶表面22A和底表面22B之间的任何水平。
参考图12，沉积第三电介质层70以填充开口66。相应的工艺被示出为如图24所示的工艺流程200中的工艺226。根据一些实施例，第三电介质层70与第二电介质层60相同或不同(但可以相似)。第三电介质层70的性质与第二电介质层60的性质相同或相似。例如，第三电介质层70的蚀刻速率ER70当受制于随后的工艺中的蚀刻(例如，形成接触开口)时，可能小于、等于、或略大于第二电介质层60的蚀刻速率ER60。例如，(ER70-ER60)/ER60的绝对值可以小于约0.2或小于约0.1。示例第三电介质层70由氮化硅(Si3N4)形成或包括Si3N4，其具有约9eV的带隙。沉积工艺可以选自用于沉积第二电介质层60的候选沉积工艺。
接下来，如图13所示，执行平坦化工艺以去除第三电介质层70和第一电介质层58的多余部分。相应的工艺被示出为如图24所示的工艺流程200中的工艺228。根据一些实施例，使用虚设栅极电极34作为停止层来执行平坦化工艺。根据替代实施例，使用硬掩模36作为停止层来执行平坦化工艺。因此形成鳍隔离区域74，其包括第一电介质层58、第二电介质层60和第三电介质层70。
在第二电介质层60中，可以形成或可以不形成接缝62。在第三电介质层70中，可以形成或可以不形成接缝72。根据一些实施例，接缝62和72的宽度可以在大约0.5nm和大约2nm之间的范围内。电介质层70的材料不同于电介质层58的材料，并且可以与第二电介质层60的材料相同或不同。电介质层70与下面的电介质层60之间的界面73可以是可区分的(例如，在透射电子显微镜(TEM图像)中)，而无论电介质层60和70是由相同材料还是由不同材料形成。例如，当第二电介质层60和第三电介质层70均由SiN形成时，电介质层60的表面层可以通过自然氧化被氧化以形成薄的SiON界面层，其也被表示为73。
如图13所示，电介质层70的底部将上接缝72与下接缝62分开。如果形成接缝62和72两者，则接缝72可以与接缝62重叠(overlap)(垂直对齐)。根据替代实施例，可以形成接缝62和72中的一个而不是两个。根据又一替代实施例，接缝62和72均未形成。
图14示出了替换栅极堆叠80的形成。相应的工艺被示出为如图24所示的工艺流程200中的工艺230。如图13所示的虚设栅极堆叠30通过蚀刻被去除，并且形成沟槽。接下来，如图14所示，形成(替换)栅极堆叠80，其包括栅极电介质层76和栅极电极78。栅极堆叠80的形成包括形成/沉积多个层，并且然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺。根据本公开的一些实施例，每个栅极电介质层76包括界面层(IL)作为其下部。IL在突出鳍24’的暴露的表面上形成。IL可以包括通过以下工艺形成的诸如氧化硅层之类的氧化层：突出鳍24’的热氧化、化学氧化工艺、或沉积工艺。每个栅极电介质层76还可包括在IL之上形成的高k电介质层。高k电介质层可以包括高k电介质材料，例如，HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3、氮化硅等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k电介质层可以形成为共形层，并且在突出鳍24’的侧壁和栅极间隔件38的侧壁上延伸。栅极电介质层76还在电介质虚设鳍25’的一些部分的顶表面和侧壁上延伸，除非在通过热氧化形成IL时，在电介质虚设鳍25’上未形成IL。根据本公开的一些实施例，使用ALD、CVD等形成栅极电介质层76中的高k电介质层。
栅极电极78在栅极电介质层76的顶部上形成，并填充由去除的虚设栅极堆叠留下的沟槽的其余部分。栅极电极78中的子层未单独示出，然而由于子层的组成不同，它们可以彼此区分。可以使用诸如ALD或CVD之类的共形沉积方法来执行至少较低子层的沉积。
栅极电极78中的子层可以包括但不限于氮化钛硅(TiSN)层、氮化钽(TaN)层、氮化钛(TiN)层、钛铝(TiAl)层、附加的TiN和/或TaN层、以及填充金属区域。以下，将栅极电极78称为金属栅极78。这些子层中的一些子层定义了各自的FinFET的功函数(work function)。此外，p型FinFET的金属层和n型FinFET的金属层可以彼此不同，以使得金属层的功函数适合于相应的p型或n型FinFET。填充金属可以包括钨、钴等。
图15示出了电介质硬掩模82的形成，电介质硬掩模82有时被称为自对准接触(SAC)填充层82。相应的工艺被示出为如图24所示的工艺流程200中的工艺232。形成工艺可以包括例如通过蚀刻工艺使替换栅极堆叠80凹陷，填充电介质材料，以及执行平坦化工艺以去除电介质材料的多余部分。电介质硬掩模82可以由SiN、SiO2、SiOC、SiOCN等或其组合形成或包括SiN、SiO2、SiOC、SiOCN等或其组合。
图16示出了FinFET的附加特征的形成。相应的工艺示出为如图24所示的工艺流程200中的工艺234。例如，栅极接触插塞84在栅极电极78之上形成并与栅极电极78接触。源极/漏极硅化物区域86和源极/漏极接触插塞88也被形成以电连接到源极/漏极区域42。因此形成FinFET 90A和90B。然后沉积电介质层92，其可以密封接缝72的顶端。电介质层92可以包括ILD、蚀刻停止层等。
应当理解，如图11至16所示的工艺导致第一电介质层58的暴露的表面变窄。从图16可以看出，栅极接触插塞84和源极/漏极接触插塞88的形成可以包括蚀刻电介质硬掩模82、ILD 48和CESL 46。在这些蚀刻工艺中，第三电介质层70和第一电介质层58的顶表面被暴露于蚀刻化学品。由于第三电介质层70对蚀刻化学品的抵抗力更高，而第一电介质层58对蚀刻化学品的抵抗力更低，因此，使第一电介质层58变薄会降低第一电介质层58的蚀刻速率，并减少了因蚀刻而导致的空隙。
图23示出了根据一些实施例的晶圆10的一部分的顶视图。从图23中的截面16-16获得图16中所示的截面图。在图23中，示出了一些栅极接触插塞84和源极/漏极接触插塞88，然而可以形成更多。示出了如图16所示的鳍隔离区域74。根据一些实施例，在如图10至图12所示通过沉积-凹陷-沉积形成鳍隔离区域74时，可以同时在栅极隔离区域50上执行凹陷和沉积，以使得栅极隔离区域50的顶部可以重新形成为包括层50A和50B。然而，栅极隔离区域50的底部可以保持不被替换。层50A可以由与电介质层58的材料相同或相似的材料形成，并且层50B可以由与电介质层70的材料相同的材料形成。根据替代实施例，栅极隔离区域50被保护以免受凹陷和重新沉积，并且因此可以由均质材料形成。
图17至图22示出了根据本公开的替代实施例的形成鳍隔离区域74和FinFET时的中间阶段的截面图。除了没有沉积第二电介质层60(例如，参考图10)之外，这些实施例类似于前述实施例。除非另有说明，否则这些实施例中的部件的材料和形成工艺与在前面的实施例中由相同的参考标号表示的相同部件基本相同。因此，可以在前述实施例的讨论中找到关于图17至图22所示的部件的形成工艺和材料的细节。
这些实施例的初始步骤与图1-图4、图5A、图5B、图6、图7A、图7B、图8A、图8B和图9所示的初始步骤基本相同。接下来，如图17所示，电介质层58被沉积。材料和沉积工艺与参考图10讨论的基本相同，在此不再赘述。电介质层58填充如图9所示的开口56。接缝62可以在或可以不在电介质层58中形成。
参考图18，执行蚀刻工艺以蚀刻电介质层58，从而形成开口66。蚀刻具有高度的各向异性(定向)效应。根据一些实施例，蚀刻是完全各向异性的。根据替代实施例，蚀刻包括各向异性蚀刻效应和各向同性蚀刻效应，其中各向异性蚀刻速率大于各向同性蚀刻速率。垂直蚀刻速率ERV大于水平蚀刻速率ERH，例如，比率ERV/ERH大于1、在约1至约5的范围内、或者大于约5。根据一些实施例，蚀刻气体可以包括基于碳和氟的气体，包括但不限于CF4、CHF3、CH2F2、CH3F或其组合。可以调节偏置功率以调节各向异性蚀刻速率和各向同性蚀刻速率。作为蚀刻工艺的结果，形成开口66。开口66的底部位置如先前实施例中所讨论的，在此不再重复。
后续工艺基本上与图12至图16中的工艺相同。本文将简要讨论这些工艺。可以参考图12至图16的讨论找到细节，并且在此不再重复。参考图19，沉积可以包括或可以不包括接缝72的电介质层70。接下来，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以去除电介质层58和70的不期望的部分，并且产生的结构如图20所示。然后形成替换栅极堆叠80。接下来，如图21所示，形成电介质硬掩模82以替换替换栅极堆叠80的顶部。图22示出了栅极接触插塞84、源极/漏极硅化物区域86和源极/漏极接触插塞88的形成。由此形成FinFET90A和90B。然后沉积电介质层92，其可以密封接缝72。
本公开的实施例具有一些有利特征。通过使具有高带隙的第一电介质材料凹陷，形成更具耐蚀刻性的电介质材料作为鳍隔离区域的顶部。然而，第一电介质材料仍可以延伸到鳍隔离区域的顶部，并且因此形成有效的泄漏屏障，以减小例如相应鳍隔离区域的相对侧上的源极/漏极区域之间的泄漏电流。
根据本公开的一些实施例，一种方法，包括：形成突出高于隔离区域的顶表面的半导体鳍，其中，隔离区域延伸到半导体衬底中；蚀刻半导体鳍的一部分以形成沟槽；用第一电介质材料填充沟槽，其中，第一电介质材料具有第一带隙；执行凹陷工艺以使第一电介质材料凹陷，其中，在隔离区域的相对部分之间形成凹槽；以及用第二电介质材料填充凹槽，其中，第一电介质材料和第二电介质材料组合形成附加隔离区域，并且其中，第二电介质材料具有小于第一带隙的第二带隙。在实施例中，该方法还包括：在凹陷工艺之前，用第三电介质材料填充沟槽，其中，在凹陷工艺中，第三电介质材料也被凹陷。在实施例中，该方法还包括：对第一电介质材料和第二电介质材料执行平坦化工艺，其中，由平坦化工艺露出的暴露表面包括第一电介质材料的第一表面和第二电介质材料的第二表面。在实施例中，第一表面形成环绕第二表面的环。在实施例中，该方法还包括：蚀刻附加隔离区域的一侧上的附加电介质材料，其中，在蚀刻附加电介质材料时，第二电介质材料具有比第一电介质材料更低的蚀刻速率。在实施例中，第一电介质材料是均质材料，并且在执行凹陷工艺之前第一电介质材料填充整个沟槽。在实施例中，第一电介质材料包括第一接缝，并且第二电介质材料包括与第一接缝重叠的第二接缝。在实施例中，沟槽延伸为低于隔离区域。
根据本公开的一些实施例，一种器件包括：半导体衬底；隔离区域，延伸到半导体衬底中；电介质区域，从高于隔离区域的顶表面的第一水平延伸到低于隔离区域的底表面的第二水平，其中，电介质区域包括：第一层，具有第一带隙，第一层包括：下部，具有与半导体衬底接触的底部；以及上部，高于下部，其中，上部比下部薄；以及第二层，被第一层的上部环绕，其中，第二层具有低于第一带隙的第二带隙。在实施例中，下部具有均匀厚度，并且上部具有小于均匀厚度的第二厚度。在实施例中，器件还包括：半导体鳍，突出高于隔离区域的顶表面，其中，电介质区域将半导体鳍分成分开的部分；以及栅极堆叠，在半导体鳍上，其中，下部在低于栅极堆叠的顶表面的水平处接合到上部。在实施例中，第一层的下部在低于半导体鳍的顶表面的水平处接合到上部。在实施例中，第一带隙大于第二带隙，差值大于约2eV。在实施例中，第一电介质材料包括氧化硅，并且第二电介质材料包括氮化硅。在实施例中，第二层包括：附加下部，在附加下部中包括第一接缝；以及附加上部，在附加下部之上，其中，附加上部包括与第一接缝分开的第二接缝。在实施例中，附加下部和附加上部由相同材料形成，并且器件包括：界面层，将第二层的附加下部与第一层的上部分开，并且界面层包括该相同材料并且还包括附加的氧。
根据本公开的一些实施例，一种器件包括：衬底；隔离区域，延伸到衬底中；半导体鳍，突出高于隔离区域的顶表面；第一外延半导体区域和第二外延半导体区域，延伸到半导体鳍中；将第一外延半导体区域和第二外延半导体区域彼此分开的隔离区域包括：第一电介质材料，包括第一部分和第二部分，该第一部分高于半导体鳍，并且该第二部分低于半导体鳍，其中，第一部分比第二部分窄；以及第二电介质材料，被第一电介质材料的第一部分环绕，其中，第二电介质材料包括第三部分和第四部分，该第三部分高于半导体鳍，并且该第四部分低于半导体鳍，并且其中，第四部分比第三部分窄。在实施例中，第一电介质材料具有大于第二电介质材料的第二带隙的第一带隙。在实施例中，第三部分和第四部分分别包括第一接缝和第二接缝，并且第一接缝通过第二电介质材料的一部分与第二接缝分开。在实施例中，第一接缝与第二接缝重叠。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种制造半导体器件的方法，包括：形成突出高于隔离区域的顶表面的半导体鳍，其中，所述隔离区域延伸到半导体衬底中；蚀刻所述半导体鳍的一部分以形成沟槽；用第一电介质材料填充所述沟槽，其中，所述第一电介质材料具有第一带隙；执行凹陷工艺以使所述第一电介质材料凹陷，其中，在所述隔离区域的相对部分之间形成凹槽；以及用第二电介质材料填充所述凹槽，其中，所述第一电介质材料和所述第二电介质材料组合形成附加隔离区域，并且其中，所述第二电介质材料具有小于所述第一带隙的第二带隙。
示例2是示例1所述的方法，还包括：在所述凹陷工艺之前，用第三电介质材料填充所述沟槽，其中，在所述凹陷工艺中，所述第三电介质材料也被凹陷。
示例3是示例1所述的方法，还包括：对所述第一电介质材料和所述第二电介质材料执行平坦化工艺，其中，由所述平坦化工艺露出的暴露表面包括所述第一电介质材料的第一表面和所述第二电介质材料的第二表面。
示例4是示例3所述的方法，其中，所述第一表面形成环绕所述第二表面的环。
示例5是示例1所述的方法，还包括：蚀刻所述附加隔离区域的一侧上的附加电介质材料，其中，在蚀刻所述附加电介质材料时，所述第二电介质材料具有比所述第一电介质材料更低的蚀刻速率。
示例6是示例1所述的方法，其中，所述第一电介质材料是均质材料，并且在执行所述凹陷工艺之前所述第一电介质材料填充整个所述沟槽。
示例7是示例6所述的方法，其中，所述第一电介质材料包括第一接缝，并且所述第二电介质材料包括在所述第一接缝之上的第二接缝。
示例8是示例1所述的方法，其中，所述沟槽包括低于所述隔离区域的部分。
示例9是一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；电介质区域，包括：第一层，具有第一带隙，所述第一层包括：下部，具有与所述半导体衬底接触的底部；以及上部，高于所述下部，其中，所述上部比所述下部薄；以及第二层，被所述第一层的所述上部环绕，其中，所述第二层具有低于所述第一带隙的第二带隙。
示例10是示例9所述的器件，其中，所述下部具有第一厚度，并且所述上部具有小于所述第一厚度的第二厚度。
示例11是示例9所述的器件，还包括：半导体鳍，突出高于所述隔离区域的顶表面，其中，所述电介质区域将所述半导体鳍分成分开的部分；以及栅极堆叠，在所述半导体鳍上，其中，所述下部在低于所述栅极堆叠的顶表面的水平处接合到所述上部。
示例12是示例11所述的器件，其中，所述第一层的所述下部在低于所述半导体鳍的顶表面的水平处接合到所述上部。
示例13是示例9所述的器件，其中，所述第一带隙大于所述第二带隙，差值大于约2eV。
示例14是示例13所述的器件，其中，所述第一电介质层包括氧化硅，并且所述第二电介质层包括氮化硅。
示例15是示例9所述的器件，其中，所述第二层包括：附加下部，在所述附加下部中包括第一接缝；以及附加上部，在所述附加下部之上，其中，所述附加上部包括与所述第一接缝分开的第二接缝。
示例16是示例15所述的器件，其中，所述附加下部和所述附加上部由相同材料形成，并且所述器件包括：界面层，将所述第二层的所述附加下部与所述第一层的所述上部分开，并且所述界面层包括所述相同材料并且还包括附加的氧。
示例17是一种半导体器件，包括：衬底；隔离区域，延伸到所述衬底中；半导体鳍，突出高于所述隔离区域的顶表面；第一外延半导体区域和第二外延半导体区域，延伸到所述半导体鳍中；将所述第一外延半导体区域和所述第二外延半导体区域彼此分开的隔离区域包括：第一电介质材料，包括第一部分和第二部分，所述第一部分高于所述半导体鳍，并且所述第二部分低于所述半导体鳍，其中，所述第一部分比所述第二部分窄；以及第二电介质材料，被所述第一电介质材料的第一部分环绕，其中，所述第二电介质材料包括第三部分和第四部分，所述第三部分高于所述半导体鳍，并且所述第四部分低于所述半导体鳍，并且其中，所述第四部分比所述第三部分窄。
示例18是示例17所述的器件，其中，所述第一电介质材料具有大于所述第二电介质材料的第二带隙的第一带隙。
示例19是示例17所述的器件，其中，所述第三部分和所述第四部分分别包括第一接缝和第二接缝，并且所述第一接缝通过所述第二电介质材料的一部分与所述第二接缝分开。
示例20是示例19所述的器件，其中，所述第一接缝的底部高于所述第二接缝的顶部。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成突出高于隔离区域的顶表面的半导体鳍，其中，所述隔离区域延伸到半导体衬底中；
蚀刻所述半导体鳍的一部分以形成沟槽；
用第一电介质材料填充所述沟槽，其中，所述第一电介质材料具有第一带隙；
执行凹陷工艺以使所述第一电介质材料凹陷，其中，在所述隔离区域的相对部分之间形成凹槽；以及
用第二电介质材料填充所述凹槽，其中，所述第一电介质材料和所述第二电介质材料组合形成附加隔离区域，并且其中，所述第二电介质材料具有小于所述第一带隙的第二带隙。
2.根据权利要求1所述的方法，还包括：在所述凹陷工艺之前，用第三电介质材料填充所述沟槽，其中，在所述凹陷工艺中，所述第三电介质材料也被凹陷。
3.根据权利要求1所述的方法，还包括：对所述第一电介质材料和所述第二电介质材料执行平坦化工艺，其中，由所述平坦化工艺露出的暴露表面包括所述第一电介质材料的第一表面和所述第二电介质材料的第二表面。
4.根据权利要求3所述的方法，其中，所述第一表面形成环绕所述第二表面的环。
5.根据权利要求1所述的方法，还包括：蚀刻所述附加隔离区域的一侧上的附加电介质材料，其中，在蚀刻所述附加电介质材料时，所述第二电介质材料具有比所述第一电介质材料更低的蚀刻速率。
6.根据权利要求1所述的方法，其中，所述第一电介质材料是均质材料，并且在执行所述凹陷工艺之前所述第一电介质材料填充整个所述沟槽。
7.根据权利要求6所述的方法，其中，所述第一电介质材料包括第一接缝，并且所述第二电介质材料包括在所述第一接缝之上的第二接缝。
8.根据权利要求1所述的方法，其中，所述沟槽包括低于所述隔离区域的部分。
9.一种半导体器件，包括：
半导体衬底；
隔离区域，延伸到所述半导体衬底中；
电介质区域，包括：
第一层，具有第一带隙，所述第一层包括：
下部，具有与所述半导体衬底接触的底部；以及
上部，高于所述下部，其中，所述上部比所述下部薄；以及
第二层，被所述第一层的所述上部环绕，其中，所述第二层具有低于所述第一带隙的第二带隙。
10.一种半导体器件，包括：
衬底；
隔离区域，延伸到所述衬底中；
半导体鳍，突出高于所述隔离区域的顶表面；
第一外延半导体区域和第二外延半导体区域，延伸到所述半导体鳍中；
将所述第一外延半导体区域和所述第二外延半导体区域彼此分开的隔离区域包括：
第一电介质材料，包括第一部分和第二部分，所述第一部分高于所述半导体鳍，并且所述第二部分低于所述半导体鳍，其中，所述第一部分比所述第二部分窄；以及
第二电介质材料，被所述第一电介质材料的第一部分环绕，其中，所述第二电介质材料包括第三部分和第四部分，所述第三部分高于所述半导体鳍，并且所述第四部分低于所述半导体鳍，并且其中，所述第四部分比所述第三部分窄。
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