TWI778507B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法 Download PDF

Info

Publication number
TWI778507B
TWI778507B TW110103108A TW110103108A TWI778507B TW I778507 B TWI778507 B TW I778507B TW 110103108 A TW110103108 A TW 110103108A TW 110103108 A TW110103108 A TW 110103108A TW I778507 B TWI778507 B TW I778507B
Authority
TW
Taiwan
Prior art keywords
dielectric material
semiconductor
layer
dielectric
region
Prior art date
Application number
TW110103108A
Other languages
English (en)
Other versions
TW202209452A (zh
Inventor
柯忠廷
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/933,648 external-priority patent/US11404323B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209452A publication Critical patent/TW202209452A/zh
Application granted granted Critical
Publication of TWI778507B publication Critical patent/TWI778507B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

方法包括形成凸出而高於隔離區域之頂表面的半導體鰭。隔離區域延伸至半導體基板中。方法進一步包括蝕刻半導體鰭的一部分以形成溝槽，用第一介電材料填充溝槽，其中第一介電材料具有第一能帶隙，及執行凹陷製程以凹陷第一介電材料。凹部形成於隔離區域的相對部分之間。用第二介電材料填充凹部。第一介電材料及第二介電材料合起來形成另一隔離區域。第二介電材料具有小於第一能帶隙的第二能帶隙。

Description

半導體元件及其形成方法
本揭露是關於一種半導體元件及其形成方法。
積體電路(IC)材料及設計的技術進步已經產生了數代IC，其中每一代都比前幾代具有更小且更複雜的電路。在IC發展的過程中，功能密度(例如單位晶片面積互聯元件的數量)大體增加，而幾何尺寸減小。一般而言，這種尺寸減小的過程藉由提高生產效率及降低相關成本而提供了好處。
這種尺寸減小亦使處理及製造IC的複雜性增加，要實現此等發展，IC處理及製造需要類似的發展。舉例而言，已經引入鰭式場效電晶體(FinFET)以替代平面電晶體。FinFET的結構和製造方法正在開發中。
FinFET的形成通常包括形成長的半導體鰭和長的閘極堆疊，以及形成隔離區域以將長的半導體鰭及長的閘極堆疊切割為較短的部分，使得較短的部分可充當FinFET的鰭及閘極堆疊。
根據本揭示案的一些實施例，形成半導體元件的方法包含形成凸出而高於隔離區域之頂表面的半導體鰭，其中隔離區域延伸至半導體基板；蝕刻半導體鰭的一部分以形成溝槽；用第一介電材料填充溝槽，其中第一介電材料具有第一能帶隙；執行凹陷製程以凹陷第一介電材料，其中凹陷形成於隔離區域的相對部分之間；及用第二介電材料填充凹部，其中第一介電材料及第二介電材料合起來形成額外的另一隔離區域，其中第二介電材料具有小於第一能帶隙的第二能帶隙。
根據本揭示案的一些實施例，半導體元件包含半導體基板；延伸至半導體基板中的隔離區域；自高於隔離區域之頂表面的第一位準延身至低於隔離區域之底表面的第二位準的介電區域，其中介電區域包含具有第一能帶隙的第一層，第一層包含底部接觸半導體基板的下部；及高於下部的上部，其中上部比下部薄；及由第一層之上部圍繞的第二層，其中第二層具有小於第一能帶隙的第二能帶隙。
根據本揭示案的一些實施例，半導體元件包含基板；延伸至基板中的隔離結構；凸出而高於隔離區域之頂表面的半導體鰭；延伸至半導體鰭中的第一磊晶半導體區域及第二磊晶半導體區域；將第一磊晶半導體區域與第二磊晶半導體區域彼此相分隔的隔離區域，隔離區域包含第一介電材料，第一介電材料包含高於半導體鰭的第一部分及低 於半導體鰭的第二部分，其中第一部分窄於第二部分；及由第一介電材料的第一部分圍繞的第二介電材料，其中第二介電材料包含高於半導體鰭的第三部分及低於半導體鰭的第四部分，其中第四部分窄於第三部分。
7B-7B:橫截面
8B-8B:橫截面
16-16:橫截面
10:晶圓
20:半導體基板
22:淺溝槽隔離區域
22A:頂表面
22B:底表面
24:半導體條
24':凸出鰭
25:介電虛設條
25':虛設鰭
30:虛設閘極堆疊
32:虛設閘極介電質
34:虛設閘電極
36:硬遮罩層
38:閘極間隔物
40:凹部
42:源極/汲極區域
46:接觸蝕刻停止層
48:層間介電層
50:閘極隔離區域
50A:層
50B:層
52:縫
54:遮罩
56:第一介電層
58:第一介電層
60:第二介電層
62:縫
66:開口
68:虛線
70:第三介電層
72:縫
73:界面
74:鰭隔離區域
76:閘極介電層
78:閘電極
80:閘極堆疊
82:介電硬遮罩
84:閘極接觸插塞
86:源極/汲極矽化物區域
88:源極/汲極接觸插塞
90A:FinFET
90B:FinFET
92:介電層
200:流程圖
202:製程
204:製程
206:製程
208:製程
210:製程
212:製程
214:製程
216:製程
218:製程
220:製程
222:製程
224:製程
226:製程
228:製程
230:製程
232:製程
234:製程
D1:深度
D2:垂直距離
W1:寬度
W2:寬度
W3:寬度
W4:寬度
X:方向
Y:方向
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭示案的態樣。應注意，根據工業中的標準實務，各個特徵未按比例繪製。事實上，出於討論清晰的目的，可任意增加或減少各個特徵的尺寸。
第1圖至第4圖、第5A圖、第5B圖、第6圖、第7A圖、第7B圖、第8A圖、第8B圖及第9圖至第16圖圖示了根據一些實施例的隔離區域及鰭式場效電晶體(FinFET)形成之中間階段的透視圖、橫截面圖及俯視圖。
第17圖至第22圖圖示了根據一些實施例的隔離區域形成中的橫截面圖。
第23圖圖示了根據一些實施例的元件區域的俯視圖。
第24圖圖示了根據一些實施例的形成隔離區域及FinFET的流程圖。
以下揭示案提供用於實現本揭露不同特徵的許多不同的實施例或實例。為簡化本揭示案，下文描述部件和 佈置的特定實例。當然，此等僅為實例，不意欲具有限制性。舉例而言，在下文的描述中，在第二特徵上方或其上形成第一特徵可包括第一及第二特徵直接相接觸而形成的實施例，亦可包括第一及第二特徵之間形成額外特徵而使得第一及第二特徵並非直接相接觸的實施例。此外，本揭示案可在各個實例中重複元件符號及/或字母。這種重複是出於簡潔和清晰的目的，且本身並未規定所討論的各個實施例及/或構造的關係。
另外，為便於描述，本文可使用諸如「之下」、「下方」、「下部」、「之上」、「上部」及類似者的空間相對性術語，以表述如圖中所示的一元件或特徵與另一或另一些元件或特徵的關係。除圖中所描繪的定向外，空間相對性術語意欲涵蓋使用中或操作中元件的不同定向。設備可按其他方式定向(旋轉90度或其他定向)，因此可同樣地解讀本文中使用的空間相對性描述詞。
根據一些實施例提供隔離區域、鰭式場效電晶體(FinFET)及其形成方法。鰭隔離區域由第一介電材料形成，隨後經凹陷。在所得的凹陷中填充不同於第一介電材料的第二介電材料，以再形成鰭隔離區域。藉由此製程，滿足減少洩漏及抗蝕刻的要求。在所圖示的一些實施例中，將FinFET隔離形成用作實例來解釋本揭示案的概念。諸如平面電晶體、閘極全繞(GAA)電晶體或類似者之其他類型電晶體的隔離區域亦可採用本揭示案的實施例來切割對應的主動區域及閘極堆疊。本文討論的實施例提供實例以 賦能製造或使用本揭示案的標的物，一般熟習此項技術者將容易地理解可在不同實施例的預期範疇內作出修改。在所有圖式和說明性實施例中，同樣的元件符號表示相同的元件。雖然可按特定執行次序來討論方法實施例，但是可按任一邏輯次序來執行其他方法實施例。
第1圖至第4圖、第5A圖、第5B圖、第6圖、第7A圖、第7B圖、第8A圖、第8B圖及第9圖至第16圖圖示了根據一些實施例的隔離區域及鰭式場效電晶體(FinFET)形成之中間階段的透視圖、橫截面圖及俯視圖。如第24圖中所示，流程圖200中亦示意性地反映了對應的製程。
第1圖圖示了初始結構的透視圖。初始結構包括晶圓10，晶圓10包括基板20。基板20可為半導體基板、矽基板、矽鍺基板或由其他半導體材料形成的基板。基板20可摻雜有p型或n型雜質。可形成諸如淺溝槽隔離(STI)區域的隔離區域22，以自基板20的頂表面延伸至基板20內。如第24圖中所示，在流程圖200中將相應製程圖示為製程202。將鄰接淺溝槽隔離區域22之間的基板20的部分稱為半導體條24。根據本揭示案的一些實施例，半導體條24為原始基板20的一部分，因此半導體條24的材料與基板20的材料相同。根據本揭示案的替代實施例，半導體條24為替換帶，係藉由蝕刻淺溝槽隔離區域22之間的基板20的部分以形成凹陷，並且執行磊晶製程以在凹部再次填充另一半導體材料而形成。由此，半導體條24由不 同於基板20之材料的半導體材料形成。根據一些實施例，半導體條24由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge、III-V族化合物半導體(諸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs)或類似者形成。
淺溝槽隔離區域22可包括襯墊氧化物(未圖示)，其可為藉由熱氧化基板20之表面層而形成的熱氧化物。襯墊氧化物亦可為使用(例如)原子層沉積(ALD)、高密度電漿化學氣相沉積(HDPCVD)、化學氣相沉積(CVD)或類似者而形成的沉積矽氧化物層。淺溝槽隔離區域22亦可包括襯墊氧化物上方的介電材料，其中可使用可流動化學氣相沉積(FCVD)、旋塗或類似者來形成介電材料。
第2圖圖示了介電虛設條25的形成，可藉由蝕刻半導體條24中之一者以形成凹陷，隨後用介電材料填充凹部來形成介電虛設條25。如第24圖中所示，將相應製程圖示為流程圖200中的製程204。介電材料可包含諸如矽氮化物的高k介電材料，或由其形成。並且，選擇介電虛設條25的材料，使得其相對於淺溝槽隔離區域22(諸如矽氧化物)的材料及隨後形成之虛設閘極堆疊的材料具有高蝕刻選擇性。介電虛設條25的底表面可高於或低於淺溝槽隔離區域22的底表面，或與其齊平。
參見第3圖，蝕刻淺溝槽隔離區域22。半導體條24及介電虛設條25的頂部凸出而高於淺溝槽隔離區域22之剩餘部分的頂表面22A，以各別地形成凸出的鰭24'及虛設鰭25'。根據一些實施例，凸出的鰭24'的高度可在 40nm至60nm之間的範圍中。如第24圖中所示，將相應製程圖示為流程圖200中的製程206。可使用乾式蝕刻製程來執行蝕刻，其中可使用諸如HF3與NH3之混合氣的蝕刻氣體。根據本揭示案的替代實施例，使用濕式蝕刻執行淺溝槽隔離區域22的凹陷。舉例而言，蝕刻化學物質可包括HF溶液。
在以上圖示的實施例中，可藉由任何合適的方法來圖案化鰭。舉例而言，可使用一或多個光微影製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭。一般而言，雙重圖案化或多重圖案化製程結合光微影製程及自對準製程，使得所產生的圖案具有(舉例而言)與使用單次直接微影製程而得到的圖案相比更小的間距。舉例而言，在一個實施例中，犧牲層形成在基板上方，並且使用光微影製程來圖案化。使用自對準製程在經圖案化的犧牲層旁形成間隔物。隨後移除犧牲層，而後可使用剩餘的間隔物或心軸來圖案化鰭。
再次參看圖3，虛設閘極堆疊30及閘極間隔物38形成在鰭24'與虛設鰭25'的頂表面與側壁上。如第24圖中所示，將相應製程圖示為流程圖200中的製程208。虛設閘極堆疊30可包括虛設閘極介電質32及虛設閘極介電質32上方的虛設閘電極34。舉例而言，可使用多晶矽或非晶矽形成虛設閘電極34，也可使用其他材料。虛設閘極堆疊30中之每一者亦可包括虛設閘電極34上方的一個(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、氧 化矽、碳氮化矽或由其組成的多層形成。虛設閘極堆疊30可跨過一個或複數個凸出的鰭24'及虛設鰭25'及/或淺溝槽隔離區域22上方。虛設閘極堆疊30的長度方向亦可垂直於凸出的鰭24'及虛設鰭25'的長度方向。
下一步，閘極間隔物38形成於虛設閘極堆疊30的側壁上。根據本揭示案的一些實施例，閘極間隔物38由諸如氮化矽(SiN)、氧化矽(SiO2)、碳氮化矽(SiCN)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)或類似者的介電材料形成，並且可具有單層結構或包括複數個介電層的多層結構。閘極間隔物38的寬度可在1nm至3nm之間的範圍中。
根據本揭示案的一些實施例，執行蝕刻製程(在下文稱作源極/汲極凹陷製程)以蝕刻凸出鰭24'的未被虛設閘極堆疊30及閘極間隔物38覆蓋的部分，得到第4圖中所示的結構。如第24圖中所示，將相應製程圖示為在流程圖200中的製程210。凹陷可為非等向性的，因此虛設閘極堆疊30及閘極間隔物38正下方的凸出鰭24'的部分可受到保護而不被蝕刻。根據一些實施例，凹陷的半導體條24的頂表面可低於淺溝槽隔離區域22的頂表面22A。將凸出鰭24'的經蝕刻部分留下的間距稱為凹部40。在蝕刻製程中，不蝕刻介電虛設鰭25'。舉例而言，可使用NF3與NH3之混合物、HF與NH3之混合物或類似者的混合氣蝕刻凸出鰭24'。
下一步，自凹部40選擇性生長半導體材料來形成 磊晶區域(源極/汲極區域)42，得到第5A圖中的結構。如第24圖中所示，在流程圖200中以製程212圖示相應製程。根據一些實施例，磊晶區域42包括矽鍺、矽、矽碳或類似者。取決於所得的FinFET是p型FinFET還是n型FinFET，磊晶過程可原位摻雜p型或n型雜質。舉例而言，當所得的FinFET是p型FinFET時，可生長矽鍺硼(SiGeB)、SiB、GeB或類似者。相反，當所得的FinFET是n型FinFET時，可生長矽磷(SiP)、矽碳磷(SiCP)或類似者。根據本揭示案的替代實施例，磊晶區域42由諸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP的III-V族化合物半導體、其組合或其組成的多層而形成。在磊晶區域42完全填充凹部40之後，磊晶區域42開始水水平延展，並可形成晶面。
第5B圖圖示了根據本揭示案之替代實施例的源極/汲極區域42的形成。根據此等實施例，並未蝕刻第4圖中所示的凸出鰭24'，磊晶區域41生長於凸出鰭24'上。根據FinFET是p型還是n型，磊晶區域41的材料可類似於如第5A圖中所示的磊晶半導體材料42。由此，源極/汲極區域42包括凸出鰭24'及磊晶區域41。可(或不可)執行植入製程來植入n型雜質或p型雜質。
第6圖圖示了在形成接觸蝕刻停止層(CESL)46及層間介電層48之後結構的透視圖。如第24圖中所示，將相應製程圖示為流程圖200中的製程214。接觸蝕刻停止層可由氮化矽、碳氮化矽或類似者形成。舉例而言，可 使用諸如ALD或CVD的共形沉積方法來形成接觸蝕刻停止層。層間介電層48可包括使用(例如)FCVD、旋塗、CVD或另一沉積方法形成的介電材料。層間介電層48亦可由含氧介電材料形成，此含氧介電材料可為諸如氧化矽、矽酸磷玻璃(PSG)、摻硼矽酸磷玻璃(BPSG)或類似者形成。執行諸如化學機械研磨(CMP)製程或機械研磨製程的平坦化製程來使層間介電層48、虛設閘極堆疊30及閘極間隔物38的頂表面彼此齊平。在平坦化之後，虛設閘極堆疊30的頂表面可高於凸出鰭的頂表面，垂直高度差處於約75nm至約150nm之間的範圍中。
第7A圖圖示了晶圓10一部分的平面圖(俯視圖)，其中圖示了凸出鰭24'、介電虛設鰭25'、虛設閘極堆疊30及閘極間隔物38。形成鰭隔離區域50，其有時稱為切斷-多晶矽(Cut-Poly；CPO)區域。如第24圖中所示，將相應製程圖示為流程圖200中的製程216。可將形成鰭隔離區域50稱為CPO製程。凸出鰭24'可位於虛設閘極堆疊30正下，源極/汲極區域42形成於虛設閘極堆疊30之間。應瞭解，凸出鰭24'生長出的源極/汲極區域42可能和鄰近的凸出鰭24'所生長出的源極/汲極區域42接合，為圖示清晰未在第7A圖中展示。凸出鰭24'為長度方向沿著X方向的細長條。而虛設閘極堆疊30為長度方向沿著Y方向的細長條。
第7B圖圖示了第7A圖中橫截面7B-7B處的橫截面圖。用虛線圖示閘極介電質32的水平部分，以表示這 些部分可存在或不存在。形成閘極隔離區域50以將細長的虛設閘極堆疊30分割為較短的多個部分，使得較短的虛設閘極堆疊30可充當不同FinFET的虛設閘極堆疊。應瞭解在所圖示的例示性實施例中，在形成替代閘極堆疊之前形成閘極隔離區域50。在其他實施例中，亦可在形成替代閘極堆疊之後形成閘極隔離區域50，因此替代閘極堆疊(而不是虛設閘極堆疊)被閘極隔離區域50所分割。根據一些實施例，形成閘極隔離區域50的方法包括形成如圖案化光阻的蝕刻遮罩，其中經由蝕刻遮罩中的開口露出待形成閘極隔離區域50(第7A圖)的區域。蝕刻遮罩中的開口位於虛設鰭25'的一些部分正上方。隨後蝕刻藉由蝕刻遮罩露出的虛設閘極堆疊30之部分。如第7B圖中所示，在露出虛設鰭25'之後，蝕刻可停止。下一步，移除蝕刻遮罩，沉積介電材料以填充虛設閘極堆疊30中的開口，以形成閘極隔離區域50。
根據一些實施例，使用諸如原子層沉積(ALD)的共形沉積方法來執行介電材料沉積，其中原子層沉積可為電漿輔助ALD(PEALD)、熱ALD或類似者。介電材料可由SiN、SiO2、SiOC、SiOCN或類似者或其組合形成，或包含SiN、SiO2、SiOC、SiOCN或類似者或其組合。在沉積製程之後，執行諸如CMP製程的平坦化製程或機械研磨製程。介電材料的剩餘部分為閘極隔離區域50。如第7A圖及第7B圖中所示，閘極隔離區域中間可形成或不形成縫52。用虛線圖示縫52，表示縫52可存在或不存 在。
第8A圖圖示了形成蝕刻遮罩54的平面圖(俯視圖)，形成遮罩54並且遮罩54用於界定鰭隔離區域74(參照第16圖，亦可稱為氧化物定義區邊界上切割-多晶矽(Cut-Poly on OD Edge；CPODE)區域)的圖案。如第24圖中所示，將相應製程圖示為流程圖200中的製程218。亦可將相應製程稱為CPODE製程。鰭隔離區域74將把長的凸出鰭24'分隔為較短的部分，使得短的凸出鰭24'可充當不同FinFET的主動區域(諸如通道)。如第8A圖中所示，蝕刻遮罩54覆蓋晶圓10，形成開口56以曝露虛設閘極堆疊的一些部分。
第8B圖圖示了第8A圖中參考橫截面8B-8B處的橫截面圖。所圖示的遮罩54中之開口56位於虛設閘極堆疊30正上方。根據一些實施例，蝕刻遮罩54由不同於虛設閘極堆疊30之材料的材料形成，並且可由(例如)TiN、BN、TaN或類似者形成。可藉由沉積圍包層，形成並且圖案化光阻，隨後使用圖案化光阻作為蝕刻遮罩來蝕刻並且圖案化蝕刻遮罩54，形成如第8A圖及第8B圖中所示的開口56，而形成蝕刻遮罩54。蝕刻遮罩54的厚度可在20nm與50nm之間的範圍中。
下一步，經由開口56蝕刻所曝露的虛設閘極堆疊30，得到在閘極間隔物38之間延伸的開口56。第9圖中展示了所得的結構。如第24圖中所示，將相應製程圖示為流程圖200中的製程220。由此曝露下方凸出鰭24'。隨 後非等向性地蝕刻凸出鰭24'，蝕刻繼續進入下半導體條24下方，並且進一步進入在半導體基板20的下方塊狀部分。淺溝槽隔離區域22充當蝕刻遮罩的部分，以界定所得開口的圖案(第8A圖，其展示了開口56具有位於凸出鰭24'之間淺溝槽隔離區域22正下方的一些部分)。根據一些實施例，開口56的寬度W1在12nm與24nm之間的範圍中，其中寬度W1可按虛設閘極堆疊30的中間寬度量測。開口56延伸至低於源極/汲極區域42的底部。另外，開口56可延伸至低於凸出鰭24'的底部(例如)深度D1，深度D1可在50nm與200nm之間的範圍中。
第10圖圖示了沉積第一介電層58及第二介電層60。如第24圖中所示，將相應製程圖示為流程圖200中的製程222。第一介電層58不同於第二介電層60。根據一些實施例，第一介電層58具有高能帶隙BG58，以降低漏電。第一能帶隙BG58高於第二介電層的第二能帶隙BG60。另外，能帶隙差(BG58-BG60)可大於約2.0eV，並且可大於約3.0eV。能帶隙差(BG58-Bg60)亦可在約2.0eV與約5.0eV之間的範圍中。另一方面，所選擇的第二介電層60具有對於用於在後續蝕刻製程中(例如)形成接觸開口之蝕刻化學物質的更好的蝕刻抗性。蝕刻化學物質可包括諸如CF4、CHF3或類似者的碳氟基氣體。例示性第一介電層58為氧化矽(SiO2)，其具有約9eV的能帶隙，例示性第二介電層60為氮化矽(Si3N4)，其具有約5eV的能帶隙。
沉積第一介電層58及第二介電層60可包括諸如ALD(電漿輔助ALD(PEALD)或熱ALD)、CVD或類似者的共形沉積製程，使得所得的第一介電層58及第二介電層60為(例如)共形層，例如在不同部分中厚度變化小於約百分之10。根據第一介電層58包含SiO2的一些實施例，使用包括矽烷二胺或N,N,N’,N’-四乙基(C8H22N2Si)和氧氣(O 2)的製程氣體進行沉積。。可在約200℃與約300℃之間範圍中的溫度下使用PEALD執行沉積製程。第一介電層58的厚度(寬度)W2為開口56的寬度W1的約1/5至約2/5。厚度W2亦可按虛設閘極堆疊30的中間高度量測。根據一些實施例，寬度W2在約2nm與約8nm之間。
根據一些實施例，第二介電層60由SiN形成或包含SiN，並且使用包括二氯矽烷(SiH2Cl2)及氨氣(NH3)的製程氣體執行沉積。亦可添加氫氣(H2)。可在約450°C與約650℃之間範圍中的溫度下使用PEALD執行沉積製程。可在約350℃與約550℃之間範圍中的溫度下執行沉積製程。在沉積製程之後，可執行諸如CMP製程或機械研磨製程的平坦化製程，以使第一介電層58及第二介電層60的頂表面齊平。縫62可形成在第二介電層60中形。縫62的寬度W3可在約0.5nm與約2nm之間的範圍中。
參看第11圖，在蝕刻製程中凹陷第二介電層60及第一介電層58，該蝕刻製程可為濕式蝕刻製程或乾式蝕 刻製程。如第24圖中所示，將相應製程圖示為流程圖200中的製程224。選擇蝕刻化學物質使得第一介電層58的蝕刻速率ER58低於第二介電層60的蝕刻速率ER60。ER60/ER58比可大於約50，並且可在約90與約100的範圍中。根據一些實施例，藉由濕式蝕刻製程執行蝕刻，其中使用H3PO4。蝕刻製程結束後形成開口66。相比於蝕刻製程之前，開口66之相對側上之第一介電層58的部分變薄。舉例而言，在虛設閘極堆疊30的中間高度(中間高度為虛設閘極堆疊30的頂表面及底表面的中間)，第一介電層58的厚度自W2減小至W4，W4/W2比小於約0.5，並且W4/W2可在約0.1與約0.5之間的範圍中。
根據一些實施例，開口66的底部的高度可控，例如可控制在低於虛線68，其中虛線68相對於凸出鰭24'之頂表面的垂直距離D2小於約50nm，或小與約20nm。凹部66的底部亦可在虛線68與淺溝槽隔離區域22之頂表面22A之間的任意位準處，或在淺溝槽隔離區域22的頂表面22A與底表面22B之間。
參看第12圖，沉積第三介電層70以填充開口66。如第24圖中所示，將相應製程圖示為流程圖200中的製程226。根據一些實施例，第三介電層70與第二介電層60相同或不同(但相似)。第三介電層70的特性與第二介電層60的特性相同或相似。舉例而言，當在後續製程(例如，在形成接觸開口時)中經受蝕刻時，第三介電層70的蝕刻速率ER70可低於、等於或微高於第二介電層60的 蝕刻速率ER60。舉例而言，(ER70-ER60)/ER60的絕對值可小於約0.2或小於約0.1。例示性第三介電層70由氮化矽(Si3N4)組成，或包含氮化矽(Si3N4)，具有約5eV的能帶隙。可自候選的沉積製程中選擇沉積製程來沉積第二介電層60。
下一步，如第13圖中所示，執行平坦化製程以移除第三介電層70及第一介電層58的凹陷部分。如第24圖中所示，將相應製程圖示為流程圖200的製程228。根據一些實施例，使用虛設閘電極34作為停止層來執行平坦化製程。根據替代實施例，使用硬遮罩36作為停止層來執行平坦化製程。由此形成鰭隔離區域74，其包括第一介電層58、第二介電層60及第三介電層70。
在第二介電層60中，可形成或不形成縫62。在第三介電層70中，可形成或不形成縫72。根據一些實施例，縫62及縫72的寬度在0.5nm與2nm之間的範圍中。介電層70的材料不同於介電層58的材料，並且與第二介電層60的材料相同，或與其不同。不管介電層60及介電層70由同一材料形成還是由不同材料形成，介電層70與下伏介電層60之間的界面73為可辨別的(例如在穿透式電子顯微鏡(TEM影像)中)。舉例而言，當第二介電層60及第三介電層70均由SiN形成，可在天然氧化中氧化介電層60的表面層以形成薄的SiON界面層，亦用73表示薄的SiON界面層。
如第13圖中所示，介電層70的底部將下縫72 與上縫62分隔。如果形成縫62及縫72兩者，則縫72可與縫62重疊(垂直方向上對準)。根據替代實施例，可形成縫62及縫72中的任一者(非兩者均形成)。根據其他替代實施例，縫62及縫72均未形成。
第14圖圖示了形成替代閘極堆疊80。如第24圖中所示，將相應製程圖示為流程圖200中的製程230。藉由蝕刻移除如第13圖中所示的虛設閘極堆疊30，並且形成溝槽。下一步，如第14圖中所示，形成(替代)閘極堆疊80，其包括閘極介電層76及閘電極78。形成閘極堆疊80包括形成/沉積複數個層，隨後執行諸如CMP製程或機械研磨製程的平坦化製程。根據本揭示案的一些實施例，閘極介電層76中之每一者包括作為其下部的界面層。界面層形成於凸出鰭24'的曝露表面上。界面層可包括諸如氧化矽層的氧化物層，此氧化物層藉由凸出鰭24'的熱氧化、化學氧化製程或沉積製程而形成。閘極介電層76中之每一者可包括形成於界面層上方的高k介電層。高k介電層可包括諸如HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3、矽氮化物或類似者的高k介電材料。高k介電材料的介電常數(k值)高於3.9，並且可高於約7.0。高k介電層可形成為共形層，並且在凸出鰭24'的側壁及閘極間隔物38的側壁上延伸。閘極介電層76亦在介電虛設鰭25'之一些部分的頂表面及側壁上延伸，但如果界面層係藉由熱氧化形成，則可能界面層不 形成於介電虛設鰭25'上。根據本揭示案的一些實施例，使用ALD、CVD或類似者形成閘極介電層76中的高k介電層。
閘電極78形成於閘極介電層76頂部上，並且填充移除虛設閘極堆疊後留下的溝槽之剩餘部分。閘電極78中的子層並未單獨圖示，但由於其成分不同，容易彼此區別每個子層。可使用諸如ALD或CVD的共形沉積方法執行至少下部子層的沉積。
閘電極78中的子層可包括且不限於氮化鈦矽(TiSN)層、氮化鉭(TaN)層、氮化鈦(TiN)層、鈦鋁(TiAl)層、附加的TiN及/或TaN層及填充金屬區域。閘電極78在下文中稱為金屬閘極78。此等子層中之一些界定各別FinFET的功函數。此外，p型FinFET的金屬層可不同於n型FinFET的金屬層，使得金屬層的功函數適合各別的p型或n型FinFET。填充金屬可包括鎢、鈷或類似者。
第15圖圖示了形成介電硬遮罩82，其有時稱為自對準接觸(SAC)填充層82。如第24圖中所示，將相應製程圖示為流程圖200中的製程232。形成製程可包括(例如)藉由蝕刻製程而凹陷替代閘極堆疊80，填充介電材料，及執行平坦化製程以移除介電材料的過量部分。介電硬遮罩82可由SiN、SiO2、SiOC、SiOCN或類似者或其組合形成，或包含SiN、SiO2、SiOC、SiOCN或類似者或其組合。
第16圖圖示了形成FinFET的其他特徵。如第 24圖中所示，將相應製程圖示為流程圖200中的製程234。舉例而言，閘極接觸插塞84形成於閘電極60上方且接觸閘電機60。亦形成源極/汲極矽化物區域86及源極/汲極接觸插塞88以電連接源極/汲極區域42。因此形成FinFET 90A及FinFET 90B。隨後沉積介電層92，其可密封縫72的頂端。介電層92可包括層間介電層、蝕刻停止層及/或類似者。
應瞭解藉由如第11圖至第16圖中的製程得到待窄化的第一介電層58的曝露表面。從第16圖中所示，形成閘極接觸插塞84及源極/汲極接觸插塞88可包括蝕刻介電硬遮罩82、層間介電層48及接觸蝕刻停止層。在這些蝕刻製程中，第三介電層70及第一介電層58的頂表面曝露於蝕刻化學物質。由於第三介電層70對蝕刻化學物質抗性較強，第一介電層58對蝕刻化學物質抗性較弱，因此第一介電層58變薄可降低第一介電層58的蝕刻速率，並且減少由蝕刻導致的所得空隙。
第23圖圖示了根據一些實施例的晶圓10之部分的俯視圖。第16圖中展示了第23圖中橫截面16-16處的橫截面圖。第23圖中圖示了一些閘極接觸插塞84及源極/汲極接觸插塞88，但可能形成更多源極/汲極接觸插塞88。圖示了如第16圖中所示的鰭隔離區域74。根據一些實施例，如第10圖至第12圖所示，在藉由沉積-凹陷-沉積形成鰭隔離區域74時，可在閘極隔離區域50上同時執行凹陷及沉積，使得可再形成閘極隔離區域50的頂部以包 括層50A及層50B。然而，閘極隔離區域50的底部可能繼續存在而不被替代。層50A可由與介電層85的材料相同或相似的材料形成，層50B可由與介電層70的材料相同的材料形成。根據替代實施例，保護閘極隔離區域50不被凹陷和再沉積，並且因此可由均質材料形成閘極隔離區域50。
第17圖至第22圖圖示了根據本揭示案的替代實施例的形成鰭隔離區域74及FinFET之中間階段的橫截面圖。此等實施例與前述實施例類似，但未沉積第二介電層60(例如參看第10圖)。除非以其他方式規定，此等實施例中部件的材料及形成製程基本上與前述實施例中同樣的元件符號所表示的同樣部件相同。因此前述實施例包含第17圖至第22圖中所示的形成製程及部件材料的細節。
此等實施例的初始步驟基本上與第1圖至第4圖、第5A圖、第5B圖、第6圖、第7A圖、第7B圖、第8A圖、第8B圖及第9圖中所示的相同。下一步，如第17圖中所示，沉積介電層58。材料及沉積製程基本上與第10圖中所討論的相同，本文中不再重複。如第9圖中所示，介電層58填充開口56。縫62可形成或不形成於介電層58中。
參看第18圖，執行蝕刻製程以蝕刻介電層58，使得形成開口66。蝕刻具有高度非等向性(方向性)效果。根據一些實施例，蝕刻是完全非等向性的。根據替代實施 例，蝕刻包括非等向性蝕刻效應及等向性蝕刻效應，非等向性蝕刻速率大於各向同性蝕刻速率。垂直蝕刻速率ERV大於水平蝕刻速率ERH，舉例而言，ERV/ERH比大於約1，在約1至約5之間的範圍中，或大於約5。根據一些實施例，蝕刻氣體可包括碳氟基氣體，該碳氟基氣體包括但不限於CF4、CHF3、CH2F2、CH3F或其組合。可調整偏壓功率以調整非等向性蝕刻速率及各向同性蝕刻速率。蝕刻製程結束後，形成開口66。開口66的底部位置在前述實施例中討論過，本文中不再重複。
後續製程基本上與第12圖至第16圖中相同。本文簡要討論製程。參見第12圖至第16圖的討論而找到細節，本文中不再重複。參看第19圖，沉積介電層70，其可包括或不包括縫72。下一步，執行諸如CMP製程或機械研磨製程的平坦化製程，以移除介電層58及介電層70的不需要的部分，第20圖中展示了所得的結構。隨後形成替代閘極堆疊80。下一步，如第21圖中所示，形成介電硬遮罩82以取代替代閘極堆疊80的頂部。第22圖圖示了形成閘極接觸插塞84、源極/汲極矽化物區域86及源極/汲極接觸插塞88。隨後形成FinFET 90A及FinFET 90B。隨後沉積介電層92，其可密封縫72。
本揭示案的實施例具有一些有利特徵。藉由凹陷具有高能帶隙的第一介電材料，蝕刻抗性更強的介電材料形成為鰭隔離區域的頂部。然而，第一介電材料可能仍延伸至鰭隔離區域的頂部，並且形成有效的漏電阻障，(例如) 減少對應鰭隔離區域之相對側上源極/汲極區域之間的漏電。
根據本揭示案的一些實施例，方法包含形成凸出而高於隔離區域之頂表面的半導體鰭，其中隔離區域延伸至半導體基板；蝕刻半導體鰭的一部分以形成溝槽；用第一介電材料填充溝槽，其中第一介電材料具有第一能帶隙；執行凹陷製程以凹陷第一介電材料，其中凹陷形成於隔離區域的相對部分之間；及用第二介電材料填充凹部，其中第一介電材料及第二介電材料合起來形成額外的另一隔離區域，其中第二介電材料具有小於第一能帶隙的第二能帶隙。在實施例中，方法進一步包含在凹陷之前，用第三介電材料填充溝槽，其中在凹陷製程中，亦凹陷第三介電材料。在實施例中，方法進一步包含對第一介電材料及第二介電材料執行平坦化製程，其中由平坦化製程露出的曝露表面包括第一介電材料的第一表面及第二介電材料的第二表面。在實施例中，第一表面形成圍繞第二表面的環。在實施例中，方法進一步包含在另一隔離區域的一側上蝕刻另一介電材料，其中在蝕刻另一介電材料時，第二介電材料的蝕刻速率小於第一介電材料的蝕刻速率。在實施例中，第一介電材料是均質材料，並且在執行凹陷製程之前第一介電材料填充整個溝槽。在實施例中，第一介電材料包含第一縫、第二介電材料包含覆蓋第一縫的第二縫。在實施例中，溝槽延伸而低於隔離區域。
根據本揭示案的一些實施例，元件包含半導體基板； 延伸至半導體基板中的隔離區域；自高於隔離區域之頂表面的第一位準延身至低於隔離區域之底表面的第二位準的介電區域，其中介電區域包含具有第一能帶隙的第一層，第一層包含底部接觸半導體基板的下部；及高於下部的上部，其中上部比下部薄；及由第一層之上部圍繞的第二層，其中第二層具有小於第一能帶隙的第二能帶隙。在實施例中，下部具有均勻厚度，上部具有小於均勻厚度的第二厚度。在實施例中，元件進一步包含凸出而高於隔離區域之頂表面的半導體鰭，其中介電區域將半導體鰭分割成多個單獨的部分；半導體鰭上的閘極堆疊，其中下部連接至上部，位準低於閘極堆疊的頂表面。在實施例中，第一層的下部連接至上部，位準低於半導體鰭的頂表面。在實施例中，第一能帶隙大於第二能帶隙，能帶隙差大於約2eV。在實施例中，第一介電材料包含氧化矽，第二介電材料包含氮化矽。在實施例中，第二層包含另一下部，其中包含第一縫；及位於另一下部上方的另一上部，其中另一上部包含與第一縫分隔的第二縫。在實施例中，另一下部及另一上部由同一材料形成，並且元件包含將第二層的另一下部與第一層的下部分割的界面層，界面層包含相同的材料，並且進一步包含額外氧。
根據本揭示案的一些實施例，元件包含基板；延伸至基板中的隔離結構；凸出而高於隔離區域之頂表面的半導體鰭；延伸至半導體鰭中的第一磊晶半導體區域及第二磊晶半導體區域；將第一磊晶半導體區域與第二磊晶半導 體區域彼此相分隔的隔離區域，隔離區域包含第一介電材料，第一介電材料包含高於半導體鰭的第一部分及低於半導體鰭的第二部分，其中第一部分窄於第二部分；及由第一介電材料的第一部分圍繞的第二介電材料，其中第二介電材料包含高於半導體鰭的第三部分及低於半導體鰭的第四部分，其中第四部分窄於第三部分。在實施例中，第一介電材料的第一能帶隙大於第二介電材料的第二能帶隙。在實施例中，第三部分及第四部分分別包含第一縫及第二縫，並且藉由第二介電材料的部分分隔第一縫及第二縫。在實施例中，第一縫與第二縫重疊。
上文概述了一些實施例的特徵，使得熟習此項技術者更好地理解本揭示案的態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案為基礎來設計或修改其他製程或結構，以達到相同的目的及/或獲得本文所介紹的實施例的相同優點。熟習此項技術者亦應認識到，此等等效的構造不脫離本揭示案的精神及範疇，並且他們可在不脫離本揭示案的精神及範疇的情況下作出各種改變、替換及更改。
10:晶圓
20:半導體基板
22A:頂表面
22B:底表面
24':凸出鰭
42:源極/汲極區域
46:接觸蝕刻停止層
48:層間介電層
58:第一介電層
60:第二介電層
62:縫
70:第三介電層
72:縫
73:界面
74:鰭隔離區域
76:閘極介電層
78:閘電極
80:閘極堆疊
82:介電硬遮罩
84:閘極接觸插塞
86:源極/汲極矽化物區域
88:源極/汲極接觸插塞
90A:FinFET
90B:FinFET
92:介電層

Claims (10)

  1. 一種形成半導體元件的方法，包括：形成凸出而高於複數個隔離區域之頂表面的一半導體鰭，其中該些隔離區域延伸至一半導體基板中；蝕刻該半導體鰭的一部分以形成一溝槽；用一第一介電材料填充該溝槽，其中該第一介電材料具有一第一能帶隙；執行一凹陷製程以凹陷該第一介電材料，其中一凹部形成於該些隔離區域的相對部分之間；以及用一第二介電材料填充該凹部，其中該第一介電材料及該第二介電材料合起來形成一另一隔離區域，且其中該第二介電材料具有小於該第一能帶隙的一第二能帶隙。
  2. 如請求項1所述之方法，進一步包含在該凹陷之前，用一第三介電材料填充該溝槽，其中在該凹陷製程中，亦凹陷該第三介電材料。
  3. 如請求項1所述之方法，其進一步包含在該另一隔離區域的一側上蝕刻一另一介電材料，其中在該蝕刻該另一介電材料時，該第二介電材料的一蝕刻速率低於該第一介電材料。
  4. 如請求項1所述之方法，其中該第一介電材料包含一第一縫，且該第二介電材料包含位於該第一縫上 方的一第二縫。
  5. 一種半導體元件，包含：一半導體基板；複數個隔離區域，該些隔離區域延伸至該半導體基板中；一介電區域，其包含：一第一層，該第一層具有一第一能帶隙，該第一層包含：一下部，其底部接觸該半導體基板；及高於該下部的一上部，其中該上部比該下部薄；以及一第二層，該第二層由該第一層之該上部圍繞，其中該第二層具有小於該第一能帶隙的一第二能帶隙。
  6. 如請求項5所述之元件，進一步包含：一半導體鰭，該半導體鰭凸出而高於該些隔離區域之頂表面，其中該介電區域將該半導體鰭分隔成多個分離的部分；以及該半導體鰭上的一閘極堆疊，其中在低於該閘極堆疊的一頂表面的位準處該下部連接至該上部。
  7. 如請求項5所述之元件，其中該第一能帶隙超過該第二能帶隙的一能帶隙差大於約2eV。
  8. 如請求項7所述之元件，其中該第一介電層包含氧化矽，且該第二介電層包含氮化矽。
  9. 一種半導體元件，包含：一基板；複數個隔離結構，該些隔離結構延伸至該基板中；一半導體鰭，該半導體鰭凸出而高於該等隔離區域之頂表面；一第一磊晶半導體區域及一第二磊晶半導體區域，該第一磊晶半導體區域及該第二磊晶半導體區域延伸至該半導體鰭中；一隔離區域，該隔離區域將該第一磊晶半導體區域與該第二磊晶半導體區域彼此分隔，該隔離區域包含：一第一介電材料，該第一介電材料包含高於該半導體鰭的一第一部分及低於該半導體鰭的一第二部分的，其中該第一部分比該第二部分窄；及一第二介電材料，該第二介電材料由該第一介電材料的該第一部分圍繞，其中該第二介電材料包含高於該半導體鰭的一第三部分及低於該半導體鰭的一第四部分，且其中該第四部分比該第三部分窄。
  10. 如請求項9所述之元件，其中該第一介電材料具有大於該第二介電材料之一第二能帶隙的一第一能帶 隙。
TW110103108A 2020-04-29 2021-01-27 半導體元件及其形成方法 TWI778507B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063017032P 2020-04-29 2020-04-29
US63/017,032 2020-04-29
US16/933,648 US11404323B2 (en) 2020-04-29 2020-07-20 Formation of hybrid isolation regions through recess and re-deposition
US16/933,648 2020-07-20

Publications (2)

Publication Number Publication Date
TW202209452A TW202209452A (zh) 2022-03-01
TWI778507B true TWI778507B (zh) 2022-09-21

Family

ID=76809868

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110103108A TWI778507B (zh) 2020-04-29 2021-01-27 半導體元件及其形成方法

Country Status (4)

Country Link
US (2) US11837505B2 (zh)
CN (1) CN113140507A (zh)
DE (1) DE102020119859A1 (zh)
TW (1) TWI778507B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150021710A1 (en) * 2013-07-19 2015-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Forming STI Regions in Integrated Circuits
TW201642474A (zh) * 2013-03-29 2016-12-01 英特爾股份有限公司 具有延伸凹陷隔離及源極／汲極區域的電晶體結構及其製造方法
TW202002022A (zh) * 2018-06-07 2020-01-01 美商格芯（美國）集成電路科技有限公司 具改進的閘極－源／汲極金屬化隔離的半導體裝置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3609510A (en) 1968-10-23 1971-09-28 Alexandr Mikhailovich Berkovsk Rectifying bridge employed for dc electric transmission line
KR100838378B1 (ko) 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9093496B2 (en) 2013-07-18 2015-07-28 Globalfoundries Inc. Process for faciltiating fin isolation schemes
US9349730B2 (en) 2013-07-18 2016-05-24 Globalfoundries Inc. Fin transformation process and isolation structures facilitating different Fin isolation schemes
US10825738B2 (en) 2013-11-28 2020-11-03 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor arrangements and methods of manufacturing the same
US9159552B2 (en) 2013-12-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a germanium-containing FinFET
US9190496B2 (en) 2014-01-23 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9263340B2 (en) 2014-05-02 2016-02-16 Globalfoundries Inc. Methods for removing selected fins that are formed for finFET semiconductor devices
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
KR102317646B1 (ko) 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102399027B1 (ko) 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
US10651288B2 (en) 2015-06-26 2020-05-12 Intel Corporation Pseudomorphic InGaAs on GaAs for gate-all-around transistors
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9412616B1 (en) 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US10164051B2 (en) 2015-11-16 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9893070B2 (en) 2016-06-10 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
TWI692871B (zh) 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
KR102524806B1 (ko) 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
US10332877B2 (en) 2016-08-21 2019-06-25 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US9721848B1 (en) 2016-10-28 2017-08-01 International Business Machines Corporation Cutting fins and gates in CMOS devices
TWI707473B (zh) 2016-11-23 2020-10-11 聯華電子股份有限公司 半導體裝置以及其製作方法
KR102314134B1 (ko) 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10056289B1 (en) 2017-04-20 2018-08-21 International Business Machines Corporation Fabrication of vertical transport fin field effect transistors with a self-aligned separator and an isolation region with an air gap
US10373879B2 (en) 2017-04-26 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with contracted isolation feature and formation method thereof
KR102291559B1 (ko) 2017-06-09 2021-08-18 삼성전자주식회사 반도체 장치
KR102343202B1 (ko) 2017-06-20 2021-12-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10522409B2 (en) 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dummy fin structure and method for forming the same
KR20190026213A (ko) 2017-09-04 2019-03-13 삼성전자주식회사 반도체 장치
US10490458B2 (en) 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10290544B2 (en) 2017-10-10 2019-05-14 Globalfoundries Inc. Methods of forming conductive contact structures to semiconductor devices and the resulting structures
US10388652B2 (en) 2017-11-14 2019-08-20 Globalfoundries Inc. Intergrated circuit structure including single diffusion break abutting end isolation region, and methods of forming same
US10090382B1 (en) 2017-11-14 2018-10-02 Globalfoundries Inc. Integrated circuit structure including single diffusion break and end isolation region, and methods of forming same
US10777466B2 (en) 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US11114549B2 (en) 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10796968B2 (en) 2017-11-30 2020-10-06 Intel Corporation Dual metal silicide structures for advanced integrated circuit structure fabrication
US11411095B2 (en) 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication
CN109873035B (zh) 2017-12-04 2022-09-27 联华电子股份有限公司 半导体元件及其制作方法
US11062954B2 (en) 2018-01-17 2021-07-13 United Microelectronics Corp. Semiconductor device and method for fabricating the same
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US10770589B2 (en) 2018-08-21 2020-09-08 International Business Machines Corporation Fin field effect transistor including a single diffusion break with a multi-layer dummy gate
KR102492304B1 (ko) 2018-10-01 2023-01-27 삼성전자주식회사 반도체 소자
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
US11056399B2 (en) 2019-04-10 2021-07-06 International Business Machines Corporation Source and drain EPI protective spacer during single diffusion break formation
US10784342B1 (en) 2019-04-16 2020-09-22 Globalfoundries Inc. Single diffusion breaks formed with liner protection for source and drain regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201642474A (zh) * 2013-03-29 2016-12-01 英特爾股份有限公司 具有延伸凹陷隔離及源極／汲極區域的電晶體結構及其製造方法
US20150021710A1 (en) * 2013-07-19 2015-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Forming STI Regions in Integrated Circuits
TW202002022A (zh) * 2018-06-07 2020-01-01 美商格芯（美國）集成電路科技有限公司 具改進的閘極－源／汲極金屬化隔離的半導體裝置

Also Published As

Publication number Publication date
US20220367286A1 (en) 2022-11-17
US20240021482A1 (en) 2024-01-18
US11837505B2 (en) 2023-12-05
TW202209452A (zh) 2022-03-01
CN113140507A (zh) 2021-07-20
DE102020119859A1 (de) 2021-11-04

Similar Documents

Publication Publication Date Title
US10964795B2 (en) Air spacers in transistors and methods forming same
TW202002280A (zh) 半導體裝置及其形成方法
US11171003B2 (en) Doping through diffusion and epitaxy profile shaping
TWI755106B (zh) 半導體結構及其形成方法
TWI713144B (zh) 半導體裝置及其製造方法
US11721739B2 (en) FinFET and gate-all-around FET with insulator having hydrophobic sidewall
US20230246089A1 (en) Reducing Pattern Loading in the Etch-Back of Metal Gate
US20220359299A1 (en) Forming Isolation Regions for Separating Fins and Gate Stacks
TW202131389A (zh) 半導體結構及其形成方法
US20230290780A1 (en) Semiconductor device structure and methods of forming the same
TW202105480A (zh) 半導體裝置及其形成方法
US11404323B2 (en) Formation of hybrid isolation regions through recess and re-deposition
US20220059685A1 (en) Cut-Fin Isolation Regions and Method Forming Same
TWI778507B (zh) 半導體元件及其形成方法
CN113130394A (zh) 半导体器件及其制造方法
US20230299179A1 (en) Semiconductor structure and forming method thereof
TWI807325B (zh) 半導體裝置及其形成方法
US11830912B2 (en) Semiconductor device structure and methods of forming the same
US20230163186A1 (en) Epitaxial features in semiconductor devices and manufacturing method of the same

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent