TWI755106B - 半導體結構及其形成方法 - Google Patents

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TWI755106B
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林志翰
張書維
蔡雅怡
古淑瑗
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構的形成方法包括形成一虛置閘極堆疊，蝕刻前述虛置閘極堆疊以形成一開口，沉積一第一介電層延伸至前述開口中，以及沉積一第二介電層於前述第一介電層上方且延伸至前述開口中。進行一平坦化製程以形成一閘極隔離區，此閘極隔離區包括前述第一介電層以及前述第二介電層。然後去除位於閘極隔離區的相對側上的虛置閘極堆疊的部分，以形成溝槽。此方法更包括進行一第一蝕刻製程以去除前述第一介電層的側壁部分，進行一第二蝕刻製程以使前述第二介電層減薄，以及在前述溝槽中形成替換閘極。

Description

半導體結構及其形成方法
本發明實施例內容是有關於一種半導體結構及其形成方法，特別是有關於一種使用虛置閘極切割製程(dummy-gate cutting process)而製得的半導體結構的閘極結構及其形成方法。
金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置為積體電路中的基礎建構元件。現有的金屬氧化物半導體裝置通常具有透過摻雜操作(例如離子佈植或熱擴散)摻雜p型雜質或n型雜質的多晶矽所形成的閘極電極。可將閘極電極的功函數調整至矽的能帶邊緣(band-edge)。對於n型金屬氧化物半導體(n-type MOS，NMOS)裝置，可將功函數調整至接近矽的傳導帶(conduction band)。對於p型金屬氧化物半導體(p-type MOS，PMOS)裝置，可將功函數調整至接近矽的價帶(valence band)。多晶矽閘極電極的功函數的調整可透過選擇適當的雜質而達成。
具有多晶矽閘極電極的金屬氧化物半導體裝置表現出載子空乏效應(carrier depletion effect)，此也被稱為多晶矽空乏效應(poly depletion effect)。當施加的電場從接近閘極介電質的閘極區域掃除載子時，產生多晶矽空乏效應，形成空乏層。在n型摻雜的多晶矽層中，空乏層包含離子化非移動的施體位置(donor site)，其中在p型摻雜的多晶矽層中，空乏層包含離子化非移動的受體位置(acceptor site)。空乏效應導致有效閘極介電質厚度的增加，使得在半導體表面上產生反轉層(inversion layer)更加困難。
多晶矽空乏的問題可透過形成金屬閘極電極來解決，其中在n型金屬氧化物半導體(NMOS)裝置和p型金屬氧化物半導體(PMOS)裝置中使用的金屬閘極也可具有能帶邊緣的功函數。由於n型金屬氧化物半導體(NMOS)裝置和p型金屬氧化物半導體(PMOS)裝置對於功函數有不同的需求，因此可以使用雙閘極互補式金屬氧化物半導體(dual-gate CMOS)裝置。
在形成金屬閘極時，首先形成一個長的虛置閘極，然進行蝕刻，以使這個長的虛置閘極形成彼此分離的多個部分。然後，此虛置閘極被蝕刻的部分係留下多個開口(openings)，填充一介電材料於此些開口中。接著，研磨此介電材料，在虛置閘極的留下部分(remaining portions)之間留下介電材料的一部分。然後，虛置閘極的分離部分係以金屬閘極取代置換。
本發明的一些實施例提供一種半導體結構的形成方法。此形成方法包括形成一虛置閘極堆疊(dummy gate stack)；蝕刻前述虛置閘極堆疊以形成一開口；沉積一第一介電層延伸至前述開口中；沉積一第二介電層於前述第一介電層上方且延伸至前述開口中；進行一平坦化製程以形成一閘極隔離區(gate isolation region)，該閘極隔離區包括前述第一介電層以及前述第二介電層；去除位於前述閘極隔離區的相對側上的前述虛置閘極堆疊的部分，以形成溝槽(trenches)；進行一第一蝕刻製程(first etching process)以去除前述第一介電層的側壁部分(sidewall portions)；進行一第二蝕刻製程(second etching process) 以使前述第二介電層減薄；以及在前述溝槽中形成替換閘極(replacement gates)。
本發明的一些實施例提供一種半導體結構。此半導體結構包括一第一半導體區域(first semiconductor region)及一第二半導體區域(second semiconductor region)；一第一閘極堆疊(first gate stack)及一第二閘極堆疊(second gate stack)分別位於前述第一半導體區域及前述第二半導體區域的上方；一介電區(dielectric region)位於前述第一半導體區域及前述第二半導體區域之間；以及一閘極隔離區(gate isolation region)位於前述第一閘極堆疊及前述第二閘極堆疊之間，其中前述閘極隔離區的一底表面係接觸前述介電區，且其中在前述閘極隔離區的一平面視圖中，閘極隔離區係具有內凹的側壁(concave sidewalls)且與前述第一閘極堆疊以及前述第二閘極堆疊接觸。
本發明的一些實施例又提供一種半導體結構。此半導體結構包括一第一閘極堆疊(first gate stack)以及一第二閘極堆疊(second gate stack)。第一閘極堆疊包括一第一閘極介電質(first gate dielectric)，以及與前述第一閘極介電質的一第一底面部分重疊的一第一閘極電極(first gate electrode)。第二閘極堆疊，包括一第二閘極介電質(second gate dielectric)，以及與前述第二閘極介電質的一第二底面部分重疊的一第二閘極電極(second gate electrode)。半導體結構更包括第一閘極間隔物(first gate spacer)；以及一閘極隔離區(gate isolation region)，位於前述第一閘極堆疊以及前述第二閘極堆疊之間，其中前述閘極隔離區包括一第一介電層，包含一底面部分(bottom portion)以及位於底面部分的上方且連接底面部分之相對端的兩個側壁部分(sidewall portions)，其中前述第一介電層係與前述第一閘極堆疊形成一第一界面(first interface)，與前述第一閘極間隔物形成一第二界面(second interface)，且前述第一界面與前述第二界面形成一銳角(acute angle)；以及一第二介電層位於前述兩個側壁部分之間。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
根據各個實施例，提供了閘極隔離區(gate isolation regions)、鰭式場效電晶體(FinFET)及其形成方法。根據一些實施例示出了形成閘極隔離區的中間階段。且亦討論了一些實施例的一些變化例。文中討論的實施例係提供了使本揭露得以進行或使用之數個示例，並且所屬技術領域中具有通常知識者可可輕易理解在其他實施例的範圍內可思及之其他改進。在各種視圖和敘述說明的實施例中，相似的參考標號係用於指示相似的元件。此處之方法實施例雖以特定的順序進行討論，但其他的方法實施例亦能夠以任何邏輯順序實施執行。
根據本公開的一些實施例，閘極隔離區的形成包括：蝕刻虛置閘極以形成開口；以第一介電層和第二介電層填充開口；以及進行一平坦化製程(planarization process)。然後去除虛置閘極。進行第一蝕刻製程(first etching process)以去除第一介電層的暴露的側壁部分(exposed sidewall portions)。然後進行第二蝕刻製程以使第二介電層變薄，使得所得的閘極隔離區具有內凹的俯視形狀(concave top-view shape)。然後，在閘極隔離區的相對側面上形成替換閘極(replacement gates)。
第1-4、5A、5B、 6、7A、7B、7C、8A、8B-1、 8B-2、8C、9A、9B、10、11A、11B、12A、12B及12C圖繪示根據本揭露一些實施例之形成鰭式場效電晶體以及在一虛置鰭片上的閘極隔離區的中間階段的透視圖與剖面圖。在此些圖式所示的相關步驟亦示意性地反映於第26圖所示的製作流程。
第1圖繪示初始結構的透視圖。初始結構包括晶圓10，晶圓10還包括基底20。基底20可以是半導體基底，其可以是矽基底、矽鍺基底、或由其他半導體材料形成的基底。基底20可以摻雜有p型雜質或n型雜質。隔離區22，例如是淺溝槽隔離(STI)區，可以是從基底20的頂表面延伸到基底20中而形成。如第26圖所示之製作流程200中的製程202的敘述是對應此相關製程。相鄰的淺溝槽隔離區22之間的基底20的部分被稱為半導體條狀物(semiconductor strips)24。根據一些實施例，半導體條狀物24是初始的基底20的一部分，因此半導體條狀物24的材料和基底20的材料相同。根據一些其他的實施例，半導體條狀物24是替換條狀物(replacement strips)，其通過對淺溝槽隔離區22之間的基底20部分進行蝕刻以形成多個凹部，然後進行一磊晶製程(epitaxy process)以於此些凹部中再成長另一種半導體材料而形成前述之替換條狀物。因此，可以使用與基底20材料不同的一種半導體材料而形成半導體條狀物24。根據一些實施例，半導體條狀物24係由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge而形成，或是由III-V族化合物半導體例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或其類似材料而形成。
淺溝槽隔離區22可包括一氧化物襯層(liner oxide)(未顯示於圖中)，其可以是通過對基底20的表面層進行熱氧化製程所形成的一熱氧化物(thermal oxide)。此氧化物襯層也可以是通過例如原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)、或化學氣相沉積(chemical vapor deposition，CVD)、或其他類似方法所形成的一沉積氧化矽層。淺溝槽隔離區22還可包括一介電材料形成於氧化物襯層上，其中可利用可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、旋轉塗佈(spin-on coating)、或其他適當方法形成此介電材料。
第2圖繪示形成介電虛置條狀物(dielectric dummy strip)25，其中可通過對半導體條狀物24的其中之一進行蝕刻以形成一凹部(recess)，然後於此凹部中填充一介電材料而形成前述介電虛置條狀物25。如第26圖所示之製作流程200中的製程204的敘述是對應此相關製程。此介電材料可以包括一高介電常數之介電材料(high-k dielectric material)，例如氮化矽。再者，介電虛置條狀物25的材料係選擇相對於金屬閘極的材料(例如鎢和氮化鈦)以及淺溝槽隔離區22的材料(例如氧化矽)具有高蝕刻選擇性(high etching selectivity)的材料。根據本揭露的一些實施例，介電虛置條狀物25包括一含有矽的材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2 、或其他類似材料。根據本揭露的一些其他的實施例，介電虛置條狀物25包括一含有金屬的材料(氧化物或氮化物)，例如TaN、TaO、HfO、或其他類似材料。介電虛置條狀物25的底表面可以高於、大致相同水平面、或低於淺溝槽隔離區22的底表面。
參照第3圖，使淺溝槽隔離區22凹陷化。如第26圖所示之製作流程200中的製程206的敘述是對應此相關製程。半導體條狀物24及介電虛置條狀物25的頂部係比淺溝槽隔離區22的留下部分的頂表面22A更為突出，以分別形成突出的半導體鰭片(semiconductor fins)24'及介電虛置鰭片(dielectric dummy fin)25’。 可以使用乾式蝕刻製程進行蝕刻，其中HF和NH3 的混合物可以作為蝕刻氣體。根據本揭露的一些其他實施例，可以使用濕式蝕刻製程來使淺溝槽隔離區22凹陷化。蝕刻化學品可包括例如HF溶液。介電虛置鰭片25’的高度H1可以等於、大於、或小於突出的半導體鰭片24'的高度H2。根據本揭露的一些實施例，介電虛置鰭片25’的高度H1係在約50 Å和約1,500 Å之間的範圍。介電虛置鰭片25’的寬度W1可在約5 Å和約500 Å之間的範圍。
根據一些實施例，可以通過任何合適的方法形成/圖案化來形成鰭片。例如可以使用一個或多個黃光微影製程來對鰭片進行圖案化，圖案化製程包括了雙圖案(double-patterning)或多圖案(multi-patterning)製程。通常，雙圖案化或多圖案化製程結合了黃光微影和自對準製程(self-aligned process)，可以形成具有比使用單個直接黃光微影製程可獲得的間距更小的間距的圖案。例如，在一實施例中，在基底上形成犧牲層並使用黃光微影製程進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，之後可以使用留下的間隔物或心軸(mandrels)來對鰭片進行圖案化。
再參照第3圖，在突出的半導體鰭片24'及介電虛置鰭片25’的頂表面和側壁上形成虛置閘極堆疊(dummy gate stacks)30。第26圖的製作流程200中的製程208的敘述是對應此相關製程。虛置閘極堆疊30可以包括虛置閘極介電質(dummy gate dielectrics)32和虛置閘極介電質32上的虛置閘極電極(dummy gate electrodes)34。虛置閘極電極34可以使用例如多晶矽、或是其他可以使用的材料而形成。每個虛置閘極堆疊30還可以包括在虛置閘極電極34上方的一個(或多個)硬質遮罩層(hard mask layer)36。硬質遮罩層36可以由氮化矽、氧化矽、碳氮化矽、或包含多層的前述材料而形成。虛置閘極堆疊30可跨過單一個或多個突出的半導體鰭片24'及介電虛置鰭片25’的上方以及淺溝槽隔離區22的上方。虛置閘極堆疊30的長度方向(lengthwise direction)係垂直於突出的鰭片24'的長度方向。
接著，在虛置閘極堆疊30的側壁上形成閘極間隔物(gate spacers)38。如第26圖所示之製作流程200中的製程208的敘述是對應此相關製程。根據本揭露的一些實施例，閘極間隔物38是由一介電材料例如氮化矽、氧化矽、碳氮化矽(SiCN)、氮氧化矽(silicon oxynitride)、碳氮氧化矽(silicon oxy-carbonitride)、或類似材料而形成。且閘極間隔物38可以是一單層結構(single-layer structure)或包含多個介電層的一多層結構(multi-layer structure)。
根據本揭露的一些實施例，係進行一蝕刻步驟，以對於突出的鰭片24’之未被虛置閘極堆疊30和閘極間隔物38覆蓋的部分進行蝕刻，而成為第4圖所繪示的結構。如第26圖所示之製作流程200中的製程210的敘述是對應此相關製程。此處敘述的凹陷步驟可以是非等向性的(anisotropic)，因而使直接位於虛置閘極堆疊30與閘極間隔物38正下方的突出鰭片24’的部分受到保護，而未被蝕刻。根據本揭露的一些實施例，凹陷的半導體條狀物24的頂表面可以低於淺溝槽隔離區域22的頂表面22A。突出的鰭片24’被蝕刻後所留下的空間係稱為凹部(recesses)40。在此蝕刻步驟中，介電虛置鰭片25’並沒有被蝕刻。舉例而言，可以使用SiCONi(包含NF3 及NH3 )蝕刻製程、Certas(包含HF及NH3 )、或其他合適的蝕刻製程，而對突出的鰭片24’進行蝕刻。
接著，自凹部40選擇性地成長(透過磊晶方式)一半導體材料，以形成磊晶區(源極/汲極區42)，而成為第5A圖所繪示的結構。如第26圖所示之製作流程200中的製程212的敘述是對應此相關製程。根據一些實施例，磊晶區(源極/汲極區42)包括矽鍺(silicon germanium)、矽、碳化矽。根據欲形成的鰭式場效電晶體是p型鰭式場效電晶體或是n型鰭式場效電晶體，而可在磊晶製程期間原位(in-situ)的摻雜p型雜質或n型雜質。例如，當欲形成的鰭式場效電晶體為p型鰭式場效電晶體，可成長矽鍺硼(silicon germanium boron；SiGeB)、矽硼(silicon boron；SiB)、或類似物質。相反地，當欲形成的鰭式場效電晶體為n型鰭式場效電晶體，可成長矽磷(silicon phosphorous；SiP)、矽碳磷(silicon carbon phosphorous；SiCP) 、或類似物質。根據本揭露的一些替代性的實施例，磊晶區(源極/汲極區42)可由一III-V族化合物半導體所形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、上述之組合、或上述之多層結構。在磊晶區(源極/汲極區42)完全填充凹部40之後，磊晶區(源極/汲極區42)開始水平地擴展，且可能形成複數個刻面(facets)。
第5B圖繪示根據本揭露一些其他實施例之形成包覆的源極/汲極區(cladding source/drain regions)42的透視圖。根據此些實施例，如第4圖所示之突出的鰭片24'並未被蝕刻而凹陷化，並且在未蝕刻的突出鰭片24'上形成磊晶區41。磊晶區41的材料係類似於前述如第5A圖所示之源極/汲極區42的磊晶的半導體材料，視欲形成的鰭式場效電晶體是p型鰭式場效電晶體或是n型鰭式場效電晶體而做合適的材料選擇。因此，此些實施例中的源極/汲極區42係包含突出的鰭片24'以及磊晶區41。再者，可以進行(或不進行)離子佈植以植入n型雜質或p型雜質。
第6圖繪示在形成接觸蝕刻停止層(contact etch stop layer；CESL)46以及層間介電質(inter-layer dielectric；ILD)48之後的結構的透視圖。如第26圖所示之製作流程200中的製程214的敘述是對應此相關製程。接觸蝕刻停止層46可以是以氮化矽、碳氮化矽、或其他類似材料而形成。接觸蝕刻停止層46可以使用一順應性的沉積方式(conformal deposition method)例如原子層沉積(ALD)、化學氣相沉積(CVD)、或其他沉積方式而形成。層間介電質48可以包含使用例如流動式化學氣相沉積(FCVD)、旋轉塗佈法、化學氣相沉積、或其他沉積方式所形成的一介電材料。層間介電質48亦可以採用一含氧介電材料(oxygen-containing dielectric material)而形成，其可以是矽氧類材料，例如氧化矽、磷矽玻璃(Phospho-Silicate Glass；PSG)、硼矽玻璃(Boro-Silicate Glass；BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)、或其他類似材料來形成。可以進行一平坦化製程，例如化學機械研磨(Chemical Mechanical Polish；CMP)製程或是一機械研磨(mechanical grinding)製程，以使層間介電質48、虛置閘極堆疊30與閘極間隔物38的頂表面彼此互相齊平。根據本揭露的一些實施例，此平坦化製程停止於硬質遮罩層36的頂表面上。根據一些其他的實施例，在平坦化製程期間可一併去除硬質遮罩層36，而使平坦化製程停止於虛置閘極電極34的頂表面上。因此，在後續的一些圖式中，係使用虛線繪示硬質遮罩層36，以表示硬質遮罩層36可能存在或不存在。
參照第7A圖，進行一虛置閘極切割製程(dummy-gate cutting process)，其藉由對虛置閘極堆疊30進行蝕刻而形成多個開口(openings)50。如第26圖所示之製作流程200中的製程216的敘述是對應此相關製程。虛置閘極堆疊30因此可被分開成多個分離的部分(discrete portions)。為了進行此虛置閘極切割製程，可以通過光阻(未示出)的形成和圖案化，而形成一蝕刻遮罩。第7B圖係繪示沿著第7A圖中剖面線7B-7B所得之結構的剖面圖。在虛置閘極切割製程中，係在非等向性製程(anisotropic processes)中對虛置閘極堆疊30進行蝕刻，直到暴露出介電虛置鰭片25’為止。據此，虛置閘極堆疊30的一部分被去除。如此，使得長的虛置閘極堆疊30可被切割成彼此斷開來的兩個分離的部分30A和30B。虛置閘極堆疊30的每個分離的部分可以跨越一個、兩個、或更多個突出的鰭片24'，以形成單鰭片的鰭式場效電晶體(single-fin FinFET)或多鰭片的鰭式場效電晶體(multi-fin FinFET)。在蝕刻虛置閘極堆疊30之後，例如以一灰化製程(ashing process)去除蝕刻遮罩。
第7C圖係繪示如第7A圖所示之一部分的結構的俯視圖。各個開口50 係形成於相對應的閘極間隔物的部分38A與38B 之間，其中閘極間隔物的部分38A與38B是閘極間隔物38的平行的相對部分。閘極間隔物的部分38A與38B係具有側壁，且開口50暴露出此些側壁。而經由此些開口50也暴露出介電虛置鰭片25’。
接著，如第8A圖所示，以層/區域52-1及52-2填充前述開口50，而形成閘極隔離區(gate isolation regions)52。如第26圖所示之製作流程200中的製程218的敘述是對應此相關製程。層/區域52-1及52-2可以是以介電材料形成，因此於文中後續亦可稱為介電層/區域(dielectric layers/regions)，雖然層/區域52-1及52-2也可能是以非介電材料形成。介電層52-1及52-2可以是以不同的材料而製得，或是以具有不同性質例如不同密度值的相同材料而製得。介電層52-1及52-2可以選自同一組介電材料包括，但不限於，氧化物類的介電材料(oxide-based dielectric materials)、氮化物類的介電材料(nitride-based dielectric materials)、氮氧化物類的介電材料(oxynitride-based dielectric materials)、碳氧化物類的介電材料(oxycarbide-based dielectric materials)、碳化物類的介電材料(carbide-based dielectric materials)等等。例如，介電層52-1及52-2可以是選自SiN、SiON、SiOCN、SiC、SiOC、SiO2 、或前述類似物的材料而形成。介電層52-1及52-2也可能是以非介電材料形成，例如SiGe。根據一些實施例，介電層52-1係以一氧化物例如氧化矽而形成，介電層52-2係以一氮化物例如氮化矽而形成。根據一些其他的實施例，介電層52-1及52-2係以用相同材料例如氧化矽而形成，但具有不同的孔隙率值(porosity values)，因而具有不同的密度值。 根據一些實施例，介電層52-1(具有較低的孔隙率)比介電層52-2的密度更密。再者，介電層52-1及52-2可以用相同材料製得，但是通過不同的製程條件而形成。例如，可以分別使用一較高溫度以及一較低溫度而形成介電層52-1及52-2。舉例來說，都是以氧化矽形成介電層52-1及52-2時，所使用的較高溫度例如可在約400°C至約600°C的範圍之間，而所使用的較低溫度例如可在約200°C至約400°C的範圍之間。再者，較高溫度與較低溫度的溫度差值可大於約50°C，而此溫度差值例如是在約50°C至約300°C的範圍之間。若使用不同於氧化矽的其他材料形成介電層52-1及52-2時，其較高溫度與較低溫度的範圍可不同於使用氧化矽形成介電層52-1及52-2的溫度範圍。根據一些其他的實施例，如第24圖所示，閘極隔離區52可包括超過兩層的材料層，例如三層、四層、五層、或更多的材料層，可以多達至十層的材料層。不論是選用不同材料或相同材料，所製得的介電層52-1及52-2係可以利用X光繞射(X-Ray diffraction)、電子顯微鏡(Transmission electron microscopy，TEM)、或類似技術而可以彼此區分。
第8B-1及8B-2圖係繪示形成閘極隔離區(gate isolation region)52的製程。根據一些實施例，如第8B-1圖所示，介電層52-1係以一順應性沉積方式(conformal deposition method)形成，因此其垂直部分的厚度T2(第8B-2圖)係接近於水平部分的厚度T1(例如，兩者的厚度差值小於20%)。根據一些實施例， 介電層52-1可藉由原子層沉積(atomic layer deposition，ALD), 電漿輔助原子層沉積(plasma enhanced atomic layer Deposition，PEALD)、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、物理氣相沉積(physical vapor deposition，PVD)、或其他合適的沉積方法而形成。根據一些實施例，各個下方的層(例如介電層52-1，或是當有更多介電層形成時較下方的介電層可以是介電層52-2)可具有一厚度T1/T2約3 Å至約500 A的範圍之間。開口50(第7A圖)中沒有被介電層52-1填滿的剩餘空間則被介電層/區域52-2填滿。介電層52-1及52-2具有一些部分係高於虛置閘極堆疊30A和30B的頂表面。
參照第8B-2圖，進行一平坦化製程，以去除介電層52-1及52-2的多餘部分，留下閘極隔離區52。在平坦化製程中，係去除高於虛置閘極堆疊30A和30B的頂表面的介電層52-1及52-2的部分。據此，如第8C圖所示，係暴露出虛置閘極堆疊30A和30B。根據一些實施例，於此平坦化製程後，也同時暴露出層間介電質48(第8A圖)。介電層52-1及52-2的留下部分係在本文後續內容中被共同稱為閘極隔離區52，亦即閘極隔離區52包含了介電層52-1及52-2的留下部分。
如第8C圖所示，閘極隔離區52將虛置閘極堆疊30A及30B分隔成兩個彼此分離的部分。在俯視圖中，前述閘極隔離區52以及虛置閘極堆疊30A與30B共同形成長條體(elongated strips)，且各個長條體係位於閘極間隔物的相對的部分38A與38B之間。
之後，藉由蝕刻以去除虛置閘極堆疊30A與30B，所形成的結構如第9A、9B圖所示。如第26圖所示之製作流程200中的製程220的敘述是對應此相關製程。根據一些實施例，係去除虛置閘極介電質32。根據一些其他的實施例，在此製程中則不去除虛置閘極介電質32，而是在去除虛置閘極電極34之後暴露出虛置閘極介電質32。因此，在第9B、10圖中，係以虛線表示可存在或可以不存在於相關結構中的虛置閘極介電質32。在此些實施例中，在如第11A、11B圖所示的製程中當介電層52-2被蝕刻時，可以去除虛置閘極介電質32；或是在如第11A、11B圖所示的製程之後以及形成替換閘極(replacement gates)之前，可以去除虛置閘極介電質32。去除虛置閘極電極34(以及可能去除的虛置閘極介電質32)後所留下的空間係形成開口54A及54B。如第9A圖所示，各個開口54A及54B係以閘極隔離區52以及閘極間隔物38定義，且開口54A及54B更以閘極隔離區52而彼此相隔開。第9B圖係沿著第9A圖中的剖面線9B-9B所繪製的剖面圖。根據本揭露的一些實施例，如第9B圖所示，閘極隔離區52係比下方的介電虛置鰭片25’更寬。根據一些其他的實施例，閘極隔離區52可具有與介電虛置鰭片25’相同的寬度，或是比介電虛置鰭片25’更窄的寬度。
參照第10圖，進行第一蝕刻製程56，以去除介電層52-1的外側壁部分，從而暴露介電層52-2的側壁。如第26圖所示之製作流程200中的製程222的敘述是對應此相關製程。蝕刻製程是等向性的，並且可以通過乾式蝕刻或濕式蝕刻而執行。可根據介電層52-1和52-2的材料而選擇蝕刻劑，使ER52-1/ER52-2具有較高的蝕刻選擇性，例如ER52-1/ER52-2大於約4，其中蝕刻選擇性ER52-1/ER52-2是代表介電層52-1的蝕刻速率相對於介電層52-2的蝕刻速率的比值。因此，在第一蝕刻製程56中，不蝕刻介電層52-2。
參照第11A以及11B圖，進行第二蝕刻製程58，以使介電層52-2變薄，從而修飾調整介電層52-2的輪廓。如第26圖所示之製作流程200中的製程224的敘述是對應此相關製程。蝕刻製程是等向性的，並且可以通過乾式蝕刻或濕式蝕刻而執行。可根據介電層52-1和52-2的材料而選擇蝕刻劑，使其具有較高的蝕刻選擇性ER52-2/ER52-1(ER52-2/ER52-1是代表介電層52-2的蝕刻速率相對於介電層52-1的蝕刻速率的比值)。因此，比起在第一蝕刻製程56中，在第二蝕刻製程58中的介電層52-2是以更高的蝕刻速率被蝕刻。另一方面，蝕刻選擇性ER52-2/ER52-1可以保持在不過高的比值，使得介電層52-1的轉角(corners) 可以在第二蝕刻製程58中保持圓角。根據一些實施例，蝕刻選擇性ER52-2/ER52-1係在約2至約20的範圍之間。根據本揭露的一些實施例，如果沒有在如第9A、9B圖所示之製程中去除虛置閘極介電質32，也可以在第二蝕刻製程58中去除虛置閘極介電質32(第10圖)。
根據一些實施例，當進行第一蝕刻製程56及第二蝕刻製程58的其中一個製程時，根據介電層52-1及52-2的材料，蝕刻氣體可以選自由Cl2 、HBr、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、BCl3 、SF6 、H2 、HF、NH3 、NF3 、及前述氣體之組合所組成之群組。再者，可以添加例如N2 、O2 、CO2 、SO2 、CO、SiCl4 、或前述氣體組合的氣體，以增進蝕刻選擇性。再者，可以添加惰性氣體例如Ar、He、Ne等，以作為稀釋氣體(或稱載體氣體)。例如，在一實施例中，介電層52-1是以氮化矽(SiN)形成，且介電層52-2是以氧化矽(SiO2 )形成，可以使用例如CF4 、O2 與N2 的混合物、NF3 與O2 的混合物、或是SF6 或SF6 與O2 的混合物等的一種含氟氣體(fluorine-containing gas)而蝕刻介電層52-1，而使用NF3 和NH3 的混合物、HF和NH3 的混合物、或類似的混合物來使介電層52-2變薄。在第一蝕刻製程56和第二蝕刻製程58中，電漿源的功率(plasma source power)可以在約10瓦至約3,000瓦的範圍之間，電漿源的偏壓功率可以低於約3,000瓦。蝕刻氣體的壓力可以在約1 mTorr至約800 mTorr的範圍之間。蝕刻氣體的流速可以在約1 sccm至約5,000 sccm的範圍之間。
當在第一蝕刻製程56和第二蝕刻製程58中進行濕式蝕刻時，用於蝕刻介電層51-1和52-2的相應的蝕刻溶液，其仍然取決於介電層52-1和52-2的材料，可以包括氟化氫(HF)溶液(其中溶解有氟(F2 ))、H2 SO4 、HCl、HBr、NH3 、或類似物、或前述之組合。溶劑可以包括去離子水、酒精、丙酮、或類似物。
根據一些其他的實施例，可以執行相同的蝕刻製程以蝕刻介電層52-1和52-2，以代替前述使用不同蝕刻劑進行的兩個蝕刻製程。蝕刻劑的選擇可使得介電層52-1具有比介電層52-2更低的蝕刻速率。在初始階段中，係蝕刻介電層52-1的側壁部分，同時介電層52-2被介電層52-1的側壁部分所保護。在去除介電層52-1的側壁部分之後，係暴露出介電層52-2的側壁，並且對介電層52-1和52-2進行蝕刻。由於介電層52-2具有比介電層52-1更高的蝕刻速率，因此其在側向上比介電層52-1更快地凹陷，從而形成如第11B圖所示的輪廓。應可理解的是，根據這些實施例，蝕刻選擇性ER52-1/ER52-2(即，介電層52-1的蝕刻速率相對於介電層52-2的蝕刻速率)係小於1.0，並且選擇在不要過高也不要過低的一定的範圍內。如果蝕刻選擇性ER52-1/ER52-2太高，則閘極隔離區52的側壁將是凸的(與第11B圖所示的閘極隔離區52的輪廓相反)，而不是凹的。如果蝕刻選擇性ER52-1/ER52-2太低，則存在有介電層52-2被蝕穿(etched-through)、甚至完全去除的風險。根據一些實施例，蝕刻選擇性ER52-1/ER52-2係在約0.05至約1的範圍之間。
介電層52-1及52-2可以用具有不同性質的相同材料而形成。例如介電層52-1及52-2兩者皆是以氧化矽形成，其中比起介電層 52-1，介電層52-2具有更多的孔隙。因此，可以執行相同的蝕刻製程以蝕刻介電層52-1和52-2，以代替前述使用不同蝕刻劑進行的兩個蝕刻製程。在初始階段中，係蝕刻介電層52-1的側壁部分，而介電層52-2被介電層52-1的側壁部分所保護。在去除介電層52-1的側壁部分之後，係暴露出介電層52-2的側壁，並且對介電層52-1和52-2進行蝕刻。由於介電層52-2具有比介電層52-1較低的密度，介電層52-2會具有比介電層52-1更高的一蝕刻速率。因此，所形成的閘極隔離區52也具有如第11A圖及第11B圖所示的輪廓。
通過如上述之對介電層52-1及52-2進行的蝕刻，其形成的輪廓係如第11A圖及第11B圖所示。如第11A圖所示，介電層52-2的底部寬度(bottom width)、介電層52-1的底部寬度以及介電虛置鰭片25’的頂部寬度(top width)係分別標示為LD1、LD2及LD3。根據一些實施例，底部寬度LD1係小於底部寬度LD2。底部寬度LD2可以等於或小於頂部寬度LD3。閘極隔離區52的側壁的底部可以具有內凹的形狀(concave shape)。此外，閘極隔離區52的側壁的底部是曲面且平滑的。這種平滑和凹入的輪廓使得後續形成替換閘極(replacement gates)時變得容易，因為不存在難以填充的底切(undercut)。例如，圖中所繪製的虛線60係用以示出使用傳統方法形成的閘極隔離區的彎曲底部，其中閘極隔離區是由均質材料(homogenous material)所形成。虛線60示出了將在閘極隔離區的邊緣部分的正下方直接形成嚴重的底切，這樣的底切很難被替換閘極所填充。
第11B圖係繪示第11A圖所示之結構的俯視圖。由於如前述之蝕刻製程，閘極隔離區52係具有內凹的側壁(concave sidewalls)。例如，閘極隔離區52的中間部分可能是最窄的，而閘極隔離區52與閘極間隔物38接觸的側邊部分可能是最寬的。在第11B圖中，寬度(橫向尺寸(lateral dimension))LD4係大於寬度LD5，且寬度LD5係大於寬度LD6。根據一些實施例，寬度LD4和寬度LD5的差值(LD4 - LD5)可大於約5 Å；而(寬度LD4 - 寬度LD5)/寬度LD4的比值可大於約0.05，且可在約0.05至約1的範圍之間。再者，寬度LD5和寬度LD6的差值(LD5 – LD6)可大於約5 Å；而(寬度LD5 - 寬度LD6)/寬度LD5的比值可大於約0.05，且可在約0.05至約1的範圍之間。
再者，在閘極隔離區的側壁以及相對應的閘極間隔物38的側壁之間具有一角度θ，此角度θ係等於或大於90度，且可在90度至約160度的範圍之間。此種直角或鈍角的角度也會使後續製程中替換閘極的填充變得更容易。
第12A、12B及12C圖係分別繪示形成替換閘極堆疊(replacement gate stacks)66A和66B的透視圖、剖面圖及俯視圖。如第26圖所示之製作流程200中的製程226的敘述是對應此相關製程。據此，可形成具有閘極堆疊66A和66B的鰭式場效電晶體68A及68B，其中閘極堆疊66A和66B係分別為鰭式場效電晶體68A及68B的替換閘極堆疊66A和66B。替換閘極堆疊66A和66B係共用閘極間隔物38A及38B。再者，替換閘極堆疊66A和66B鄰接閘極隔離區52。
替換閘極堆疊66A和66B包含包括閘極介電質(gate dielectrics)62和閘極電極(gate electrodes)64。閘極介電質62可包括一高介電常數介電材料，例如氧化鉿、氧化鋯、氧化鑭、或類似材料，且也可包括一氧化矽層以做為一界面層(interfacial layer)，此界面層位於高介電常數介電材料和突出的鰭片24’之間。根據本揭露的一些實施例，閘極電極64可以是以金屬、金屬合金、金屬矽化物、金屬氮化物、或類似材料而形成，且閘極電極64也可以是包括多層材料層的一複合結構，此些多層材料層例如是以TiN、TiAl、Co、Al、以及/或類似材料而形成。選擇相應的金屬和結構，以使製得的替換閘極電極64具有適當的功函數。例如，當所製得的鰭式場效電晶體為n型鰭式場效電晶體時，閘極電極64的功函數係小於4.5eV，並且當所得的鰭式場效電晶體為p型鰭式場效電晶體時，閘極電極64的功函數係大於4.5eV。
第12B圖係繪示沿著第12A圖中的參考剖面12B-12B所得之結構的剖面圖。如第12B圖所示，閘極介電質62係與閘極隔離區52的兩介電層52-1及52-2接觸。第12C圖係繪示如第12A圖所示之結構的俯視圖。第12C圖示出了角度θ及其互補角度(complementary angle)α。角度α可以等於或大於90度，並且可以在90度和約160度之間的範圍。由於與閘極隔離區52接觸的替換閘極堆疊66的部分是具有外凸之形狀，因此容易在其中填充替換閘極堆疊66而不會留下空洞(voids)。
第13、14A、14B及15-19圖繪示根據本揭露一些實施例之形成鰭式場效電晶體以及一閘極隔離區的中間階段的透視圖與剖面圖。這些實施例係類似於前述實施例中所揭露的實施內容，除了閘極隔離區52是接觸淺溝槽隔離區22，而非接觸介電虛置鰭片25’。除非另外說明，否則在這些實施例(以及第20-25圖所示的實施例)中相關部件的材料和形成製程係基本上與相同部件的材料和形成製程相同，其中這些實施例與前述實施例的附圖中的相同部件係使用相同或類似的標記符號。因此，可以在前述實施例的討論內容中找到關於第13、14A、14B和15-19圖中所示部件的形成過程和選用材料的相關細節。
第13圖繪示了第一半導體條狀物24和第二半導體條狀物24，以及自第一半導體條狀物24延伸至第二半導體條狀物24的一連續的淺溝槽隔離區22。接著，係進行如第3-6圖和第7A圖所示之製程。並且，不進行如第2圖所示之製程，因此也沒有形成介電虛置鰭片(dielectric dummy fin)。
第14A圖繪示在形成接觸蝕刻停止層(CESL)46以及層間介電質(ILD)48後的結構的透視圖。再者，亦形成開口以將虛置閘極堆疊30切割成較短的部分30A及30B。第14B圖係繪示沿著第14A圖中參考剖面14B-14B所得之結構的剖面圖。開口50一直延伸到淺溝槽隔離區22，使得虛置閘極堆疊30A係與虛置閘極堆疊30B物理性的和電性上的分離。除了沒有形成介電虛置鰭片25’，第14A和14B圖所示的結構的俯視圖形狀與第7C圖所示的結構的俯視圖形狀基本上相同，且第14A和14B圖中的淺溝槽隔離區22會暴露於開口50處。
接下來，如第15圖所示，在開口50中形成閘極隔離區52。其形成製程和相關材料的細節可以參照第8B-1和8B-2圖所敘述的討論內容。接著，去除虛置閘極堆疊30A和30B以露出虛置閘極介電質32或者露出突出的鰭片24’，視於此步驟時是否已去除虛置閘極介電質32而定。形成的結構如第16圖所示。
第17圖繪示第一蝕刻製程56，其中係去除介電層52-1的側壁部分，而介電層52-2的側壁部分則暴露於開口54A及 54B處。第18圖繪示第二蝕刻製程58，以形成如第18圖所示之輪廓。寬度LD1、LD2及LD3的數值，以及寬度LD1、LD2及LD3之間的關係(例如比值)亦可參照如第11A圖所討論的內容，在此不再重述。閘極隔離區52的俯視形狀可以與第11B圖所示的閘極隔離區52基本上相同。第19圖還示出了替換閘極堆疊66A和66B的形成。因此，形成鰭式場效電晶體68A及68B。
用於形成閘極隔離區的製程也可以應用於除了鰭式場效電晶體之外的其他類型的電晶體的形成。例如，前述製程可以應用於平面式電晶體(planar transistors)、環繞式閘極結構(gate-all-around，GAA)電晶體、或其他類似的電晶體的虛置閘極切割。第20至23圖還示出了示範性之實施例，其形成了應用於環繞式閘極結構(GAA)電晶體的閘極隔離區。
參照第20圖，形成兩個堆疊層114和114’。堆疊層114和114'中的各包括通道層(channel layer)110和犧牲膜112。通道層110的總數量和犧牲膜112的總數量可以在1至大約10之間的範圍內。通道層110和犧牲膜112的材料係彼此不同。根據一些實施例，通道層110可以是由Si、SiGe、或類似物而形成，或者包括Si、SiGe、或類似物。犧牲膜112可以是由SiGe、SiP、SiOCN、SiC或類似物而形成，或者包括SiGe、SiP、SiOCN、SiC或類似物。堆疊層114和114'係與相應的半導體條狀物24重疊。在堆疊層114和114'上形成虛置閘極堆疊30，其包括虛置閘極介電質32、虛置閘極電極34和硬質遮罩36。開口50係通過對虛置閘極堆疊30進行蝕刻而形成。
根據一些實施例，除了沒有形成介電虛置鰭片25’以外，如第20圖所示結構的透視形狀及俯視形狀係與如第14A和7C圖所示結構的透視形狀及俯視形狀大致上相同，且突出的鰭片24’係被堆疊層114和114'替換。其形成製程的細節可參照前述之實施例。
參照第21圖，係形成閘極隔離區52。接著，去除虛置閘極堆疊30A和30B，以形成如第22圖所示之溝槽(trenches)54A及54B。在後續製程中，係進行第一蝕刻製程56(第17圖) 以及第二蝕刻製程58(第18圖)，以改變和調整閘極隔離區52的輪廓。第22圖中所示之結構的俯視形狀係類似於第11B圖中所示之結構的俯視形狀，除了第11B圖中突出的鰭片24’被替換成如第22圖中所示之堆疊層114。
在後續製程中，係去除犧牲膜112，之後形成替換閘極堆疊66A和66B，其中替換閘極堆疊66A和66B各包括包覆通道層110的閘極介電質62，以及填充通道層110之間留下的空間的閘極電極64。因此，可形成環繞式閘極結構電晶體(GAA transistors)68A’及68B’。
根據本揭露的一些實施例，閘極隔離區52包括兩層的材料層，例如介電層52-1及52-2。根據本揭露的一些其他的實施例，閘極隔離區52可包括更多的材料層，例如三層、四層、五層、或多達至十層的材料層。例如，第24圖係繪示閘極隔離區52的俯視圖，其包括層52-1、層52-n以及層52-2至層52-(n-1)(未示出)，n例如是等於或大於2，且等於或小於10之整數。其形成製程包括使用順應性的沉積方法而沉積層52-1至層52-(n-1)，且層52-1至層52-n的材料係彼此不同，之後沉積介電層52-n，並進行一平坦化製程。第25圖繪示在形成閘極隔離區52之後的鰭式場效電晶體68A及68B的俯視圖。第25圖中所示之結構的輪廓係類似於第11B圖中所示之結構的輪廓，其中閘極隔離區52的外層(outer layers)係比相應的內層(inner layers)更加的寬。
本揭露之實施例係具有一些有利的特徵。通過形成多層結構的閘極隔離區並且對這些層進行蝕刻，使得閘極隔離區的角落區域的輪廓形狀得以調整，而不形成底切(undercut)和尖銳的角落(sharp corners)。因此，使得替換閘極的形成變得更為容易，並且降低形成空洞(voids)的可能性。
根據本揭露的一些實施例，一種半導體結構的形成方法包括形成一虛置閘極堆疊(dummy gate stack)；蝕刻前述虛置閘極堆疊以形成一開口；沉積一第一介電層延伸至前述開口中；沉積一第二介電層於前述第一介電層上方且延伸至前述開口中；進行一平坦化製程以形成一閘極隔離區(gate isolation region)，該閘極隔離區包括前述第一介電層以及前述第二介電層；去除位於前述閘極隔離區的相對側上的前述虛置閘極堆疊的部分，以形成溝槽(trenches)；進行一第一蝕刻製程(first etching process)以去除前述第一介電層的側壁部分(sidewall portions)；進行一第二蝕刻製程(second etching process) 以使前述第二介電層減薄；以及在前述溝槽中形成替換閘極(replacement gates)。在一實施例中，於前述第一蝕刻製程中，第一介電層具有比第二介電層更高的蝕刻速率，且在前述第二蝕刻製程中，第一介電層具有比第二介電層更低的蝕刻速率。在一實施例中，前述第一蝕刻製程以及前述第二蝕刻製程係使得閘極隔離區具有內凹的側壁(concave sidewalls)，且此些內凹的側壁係面對此些溝槽。在一實施例中，半導體結構的形成方法更包括形成一介電虛置鰭片(dielectric dummy fin)突出於隔離區(isolation regions)之外，此些隔離區係位於前述介電虛置鰭片的相對側上，且前述閘極隔離區具有一底表面接觸此介電虛置鰭片。在一實施例中，半導體結構的形成方法更包括形成一淺溝槽隔離區(shallow trench isolation region)延伸至一半導體基底中，其中前述閘極隔離區具有一底表面接觸前述淺溝槽隔離區。在一實施例中，前述虛置閘極堆疊係在兩相鄰的半導體鰭片上延伸。在一實施例中，前述虛置閘極堆疊係在堆疊層(stacked layers)中的兩個相鄰堆疊上延伸，且此些堆疊層的各個堆疊包括交替設置的通道層(channel layers)及犧牲膜(sacrificial films)，且此方法更包括去除此些犧牲膜。
根據本揭露的一些實施例，一種半導體結構包括一第一半導體區域(first semiconductor region)及一第二半導體區域(second semiconductor region)；一第一閘極堆疊(first gate stack)及一第二閘極堆疊(second gate stack)分別位於前述第一半導體區域及前述第二半導體區域的上方；一介電區(dielectric region)位於前述第一半導體區域及前述第二半導體區域之間；以及一閘極隔離區(gate isolation region)位於前述第一閘極堆疊及前述第二閘極堆疊之間，其中前述閘極隔離區的一底表面係接觸前述介電區，且其中在前述閘極隔離區的一平面視圖中，閘極隔離區係具有內凹的側壁(concave sidewalls)且與前述第一閘極堆疊以及前述第二閘極堆疊接觸。在一實施例中，半導體結構更包括一第一閘極間隔物(first gate spacer)及一第二閘極間隔物(second gate spacer)位於前述閘極隔離區的相對側且與前述閘極隔離區接觸。在一實施例中，前述第一閘極間隔物以及前述第二閘極間隔物各接觸前述第一閘極堆疊以及前述第二閘極堆疊。在一實施例中，前述閘極隔離區具有一底部(bottom part)與前述介電區接觸，且其中底部的上方部分(upper portions)係比相對應的底部的下方部分(lower portions)更窄。在一實施例中，前述閘極隔離區係包括一第一介電層以及一第二介電層，第一介電層包含一底面部分(bottom portion)，以及位於底面部分的相對端的上方並與底面部分的此些相對端連接的兩個側壁部分(sidewall portions)；第二介電層則位於前述兩個側壁部分之間。在一實施例中，前述第一介電層以及前述第二介電層係以不同的材料形成。在一實施例中，前述第一介電層以及前述第二介電層係以一相同材料形成，且前述第二介電層比前述第一介電層具有更多的孔隙。
根據本揭露的一些實施例，一種半導體結構包括一第一閘極堆疊(first gate stack)以及一第二閘極堆疊(second gate stack)。第一閘極堆疊包括一第一閘極介電質(first gate dielectric)，以及與前述第一閘極介電質的一第一底面部分重疊的一第一閘極電極(first gate electrode)。第二閘極堆疊，包括一第二閘極介電質(second gate dielectric)，以及與前述第二閘極介電質的一第二底面部分重疊的一第二閘極電極(second gate electrode)。半導體結構更包括第一閘極間隔物(first gate spacer)；以及一閘極隔離區(gate isolation region)，位於前述第一閘極堆疊以及前述第二閘極堆疊之間，其中前述閘極隔離區包括一第一介電層，包含一底面部分(bottom portion)以及位於底面部分的上方且連接底面部分之相對端的兩個側壁部分(sidewall portions)，其中前述第一介電層係與前述第一閘極堆疊形成一第一界面(first interface)，與前述第一閘極間隔物形成一第二界面(second interface)，且前述第一界面與前述第二界面形成一銳角(acute angle)；以及一第二介電層位於前述兩個側壁部分之間。在一實施例中，半導體結構更包括一第二閘極間隔物(second gate spacer)，其中前述第一閘極間隔物及前述第二閘極間隔物兩者皆與前述閘極隔離區接觸。在一實施例中，前述第一介電層以及前述第二介電層係以不同材料形成。在一實施例中，前述第一介電層以及前述第二介電層係以一相同材料形成且具有不同的密度值。在一實施例中，前述第一介電層以及前述第二介電層兩者皆與前述第一閘極堆疊以及前述第二閘極堆疊接觸。在一實施例中，半導體結構更包括位於前述第一介電層以及前述第二介電層之間的一第三介電層(third dielectric layer)。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:晶圓 20:基底 22:(淺溝槽)隔離區 22A:頂表面 24:半導體條狀物 24':(半導體)鰭片 25:介電虛置條狀物 25’:介電虛置鰭片 30,30A,30B:虛置閘極堆疊 32:虛置閘極介電質 34:虛置閘極電極 36:硬質遮罩層 38,38A,38B:閘極間隔物 40:凹部 41:磊晶區 42:源極/汲極區 46:接觸蝕刻停止層 48:層間介電質 50,54A,54B:開口 52:閘極隔離區 52-1,52-2,52-(n-1),52-n:介電層 56:第一蝕刻製程 58:第二蝕刻製程 62:閘極介電質 64:閘極電極 66A,66B:(替換)閘極堆疊 68A,68B,68A’,68B’:鰭式場效電晶體 114,114’:堆疊層 110:通道層 112:犧牲膜 H1,H2:高度 T1,T2:厚度 LD1,LD2,LD3:底部寬度 LD4,LD5,LD6:寬度 θ,α:角度 200:流程 202,204,206,208,210,212,214,216,218,220,222,224,226:製程
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1-4、5A、5B、 6、7A、7B、7C、8A、8B-1、 8B-2、8C、9A、9B、10、11A、11B、12A、12B及12C圖繪示根據本揭露一些實施例之形成鰭式場效電晶體以及在一虛置鰭片上的閘極隔離區的中間階段的透視圖與剖面圖。 第13、14A、14B及15-19圖繪示根據本揭露一些實施例之形成鰭式場效電晶體以及一閘極隔離區的中間階段的透視圖與剖面圖。 第20至23圖繪示根據本揭露一些實施例之形成環繞式閘極結構電晶體(GAA transistors)以及閘極隔離區的剖面圖。 第24和25圖繪示根據本揭露一些實施例之形成具有多個材料層的閘極隔離區的示意圖。 第26圖繪示根據本揭露一些實施例之形成鰭式場效電晶體以及閘極隔離區的製作流程。
200:流程
202,204,206,208,210,212,214,216,218,220,222,224,226:製程

Claims (14)

  1. 一種半導體結構的形成方法，包括：形成一介電虛置鰭片(dielectric dummy fin)突出於隔離區(isolation regions)之外，該些隔離區係位於該介電虛置鰭片的相對側上；形成一虛置閘極堆疊(dummy gate stack)於該介電虛置鰭片上；蝕刻該虛置閘極堆疊以形成一開口；沉積一第一介電層延伸至該開口中；沉積一第二介電層於該第一介電層上方且延伸至該開口中；進行一平坦化製程以形成一閘極隔離區(gate isolation region)，該閘極隔離區包括該第一介電層以及該第二介電層，其中該閘極隔離區具有一底表面接觸該介電虛置鰭片；去除位於該閘極隔離區的相對側上的該虛置閘極堆疊的部分，以形成溝槽(trenches)；進行一第一蝕刻製程(first etching process)以去除該第一介電層的側壁部分(sidewall portions)；進行一第二蝕刻製程(second etching process)以使該第二介電層減薄；以及在該些溝槽中形成替換閘極(replacement gates)。
  2. 如請求項1所述之半導體結構的形成方法，其中在該第一蝕刻製程中，該第一介電層具有比該第二介電層更高的蝕刻速率，且在該第二蝕刻製程中，該第一介電層具有比該第二介電層更低的蝕刻速率。
  3. 如請求項1所述之半導體結構的形成方法，其中該第一蝕刻製程以及該第二蝕刻製程使得該閘極隔離區具有內凹的側壁(concave sidewalls)面對該些溝槽。
  4. 如請求項1-3之任一項所述之半導體結構的形成方法，其中該些替換閘極係接觸該介電虛置鰭片的相對側壁。
  5. 如請求項1-3之任一項所述之半導體結構的形成方法，其中該虛置閘極堆疊係在堆疊層(stacked layers)中的兩個相鄰堆疊上延伸，且該些堆疊層的各個堆疊包括交替設置的通道層(channel layers)及犧牲膜(sacrificial films)，且此方法更包括去除該些犧牲膜。
  6. 一種半導體結構，包括：一半導體基底；隔離區(isolation regions)延伸至該半導體基底中；一介電虛置鰭片(dielectric dummy fin)係位於該些隔離區之間，且該介電虛置鰭片突出高過於該些隔離區的頂表面；一第一半導體區域(first semiconductor region)及一第二半導體區域(second semiconductor region)於該介電虛置鰭片的相對側；一第一閘極堆疊(first gate stack)及一第二閘極堆疊(second gate stack)分別位於該第一半導體區域及該第二半導體區域的上方；以及一閘極隔離區(gate isolation region)位於該第一閘極堆疊及該第二閘極堆疊之間，其中該閘極隔離區的一底表面係接觸該介電虛置鰭片的一頂表面。
  7. 如請求項6所述之半導體結構，更包括一第一閘極間隔物(first gate spacer)及一第二閘極間隔物(second gate spacer)位於該閘極隔離區的相對側且與該閘極隔離區接觸，其中該第一閘極間隔物以及該第二閘極間隔物各接觸該第一閘極堆疊以及該第二閘極堆疊。
  8. 如請求項6或7所述之半導體結構，其中該閘極隔離區具有一底部(bottom part)與該介電虛置鰭片接觸，且其中該底部的上方部分(upper portions)係比相對應的該底部的下方部分(lower portions)更窄。
  9. 如請求項8所述之半導體結構，其中該閘極隔離區包括：一第一介電層，包含：一底面部分(bottom portion)；及兩個側壁部分(sidewall portions)位於該底面部分的相對端的上方並與該底面部分的該些相對端連接；以及一第二介電層，位於前述兩個側壁部分之間。
  10. 如請求項9所述之半導體結構，其中該第一介電層以及該第二介電層係以不同的材料形成；或者該第一介電層以及該第二介電層係以一相同材料形成，且該第二介電層比該第一介電層具有更多的孔隙。
  11. 一種半導體結構，包括：一第一閘極堆疊(first gate stack)，包括：一第一閘極介電質(first gate dielectric)；及一第一閘極電極(first gate electrode)，係與該第一閘極介電質的一第一底面部分重疊；一第二閘極堆疊(second gate stack)，包括：一第二閘極介電質(second gate dielectric)；及一第二閘極電極(second gate electrode)，係與該第二閘極介電質的一第二底面部分重疊；一第一閘極間隔物(first gate spacer)；以及一閘極隔離區(gate isolation region)，位於該第一閘極堆疊以及該第二閘極堆疊之間，其中該閘極隔離區包括： 一第一介電層，包含一底面部分(bottom portion)以及位於該底面部分的上方且連接該底面部分之相對端的兩個側壁部分(sidewall portions)，其中該第一介電層係與該第一閘極堆疊形成一第一界面(first interface)，與該第一閘極間隔物形成一第二界面(second interface)，且該第一界面與該第二界面形成一銳角(acute angle)；及一第二介電層位於前述兩個側壁部分之間，其中該第一介電層以及該第二介電層係以一相同材料形成且具有不同的密度值。
  12. 如請求項11所述之半導體結構，更包括一第二閘極間隔物(second gate spacer)，其中該第一閘極間隔物及該第二閘極間隔物兩者皆與該閘極隔離區接觸。
  13. 如請求項11或12所述之半導體結構，其中該第一介電層以及該第二介電層係以不同材料形成；或者該第一介電層以及該第二介電層係以一相同材料形成且具有不同的密度值。
  14. 如請求項11或12所述之半導體結構，其中該第一介電層以及該第二介電層兩者皆與該第一閘極堆疊以及該第二閘極堆疊接觸。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting
US11251284B2 (en) * 2019-10-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate cutting process and resulting gate structures
US11410886B2 (en) * 2020-04-16 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin with reduced height and method forming same
KR20210158615A (ko) * 2020-06-24 2021-12-31 삼성전자주식회사 게이트 라인을 포함하는 집적회로 소자
US11404576B2 (en) * 2020-10-13 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric fin structure
US11721700B2 (en) * 2021-06-23 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230019386A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation Features For Semiconductor Devices And Methods Of Fabricating The Same
US20230066828A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor and method of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170345820A1 (en) * 2016-05-31 2017-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate Isolation Structure and Method Forming Same
US20180308949A1 (en) * 2017-04-24 2018-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8760948B2 (en) 2012-09-26 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple bitcells tracking scheme semiconductor memory array
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US10170332B2 (en) 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9673331B2 (en) 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR102636464B1 (ko) * 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
KR20200121154A (ko) * 2019-04-15 2020-10-23 삼성전자주식회사 반도체 장치
US10950610B2 (en) * 2019-07-18 2021-03-16 Globalfoundries U.S. Inc. Asymmetric gate cut isolation for SRAM
US11251284B2 (en) * 2019-10-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate cutting process and resulting gate structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170345820A1 (en) * 2016-05-31 2017-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gate Isolation Structure and Method Forming Same
US20180308949A1 (en) * 2017-04-24 2018-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

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