KR102114771B1 - 소스/드레인 영역들의 선택적 nfet/pfet 리세스 - Google Patents

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윤-밍 창
치엔-안 첸
구안-렌 왕
펭 왕
후앙-밍 첸
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    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

방법은 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 위에 층간 유전체를 형성하는 단계를 포함한다. 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역은 각각 n형 및 p형이다. 층간 유전체는 제 1 접촉 개구부 및 제 2 접촉 개구부를 형성하기 위해 에칭되고, 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역은 각각 제 1 접촉 개구부 및 제 2 접촉 개구부에 노출된다. 프로세스 가스는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 동시에 에치백하기 위해 사용되고, 제 1 소스/드레인 영역의 제 1 에칭률은 제 2 소스/드레인 영역의 제 2 에칭률보다 높다. 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 상에 각각 제 1 규화물 영역 및 제 2 규화물 영역이 형성된다.

Description

소스/드레인 영역들의 선택적 NFET/PFET 리세스{SELECTIVE NFET/PFET RECESS OF SOURCE/DRAIN REGIONS}
본 발명은 소스/드레인 영역들의 선택적 NFET/PFET 리세스에 관한 것이다.
집적 회로들의 사이즈들이 점점 작아지고 있음에 따라, 개별적인 형성 프로세스들이 또한 점점 더 어려워지고 있고, 종래에 문제들이 발생하지 않은 경우에서 문제들이 발생할 수 있다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들의 형성에서, 소스/드레인 영역들의 사이즈들이 점점 작아지고 있어, 접촉 저항이 점점 높아지게 한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 20은 일부 실시예들에 따른 n형(n-type) 핀 전계 효과 트랜지스터(FinFET) 및 p형(p-type) FinFET의 형성에서의 중간 스테이지들의 단면도들 및 사시도들을 예시한다.
도 21은 일부 실시예들에 따른 FinFET들을 형성하기 위한 프로세스 흐름을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따른 트랜지스터들 및 트랜지스터들을 형성하는 방법들이 제공된다. 일부 실시예들에 따른 트랜지스터들을 형성하는 중간 스테이지들이 예시된다. 일부 실시예들의 일부 변형예들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 일부 예시된 실시예들에서, 핀 전계 효과 트랜지스터(FinFET)들의 형성은 본 개시의 개념들을 설명하기 위한 예시로서 사용된다. 평면형(planar) 트랜지스터들과 같은 다른 트랜지스터들이 또한 본 개시의 개념을 채택할 수 있다.
도 1 내지 도 20은 본 개시의 일부 실시예들에 따른 (예를 들어, FinFET들일 수 있는) 트랜지스터들의 형성에서의 중간 스테이지들의 단면도들 및 사시도들을 예시한다. 도 1 내지 도 20에 도시된 단계들은 또한, 도 21에 도시된 프로세스 흐름(300)에 개략적으로 반영된다. 형성되는 트랜지스터들은 디바이스 영역(100) 내의 제 1 트랜지스터 및 디바이스 영역(200) 내의 제 2 트랜지스터를 포함한다. 본 개시의 일부 실시예들에 따르면, 디바이스 영역(100) 내에 형성되는 트랜지스터는 n형 FinFET이고, 디바이스 영역(200) 내에 형성되는 트랜지스터는 p형 FinFET이다.
도 1은 초기 구조물의 사시도를 예시한다. 초기 구조물은 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료들로 형성된 기판일 수 있는 반도체 기판일 수 있다. 일부 실시예들에 따르면, 기판(20)은 벌크 실리콘 기판, 및 벌크 실리콘 기판 위의 에피택시(epitaxy) 실리콘 게르마늄(silicon germanium; SiGe)층 또는 (내부에 실리콘이 없는) 게르마늄층을 포함한다. 기판(20)은 p형 또는 n형 불순물(impurity)로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들과 같은 격리 영역들(22)이 기판(20) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분들은 각각 디바이스 영역들(100 및 200) 내에 있는 반도체 스트립들(124 및 224)로 지칭된다.
STI 영역들(22)은 선형 산화물(liner oxide)(미도시)을 포함할 수 있다. 선형 산화물은 기판(20)의 표면층의 열 산화를 통해 형성되는 열 산화물로 형성될 수 있다. 선형 산화물은 또한, 예를 들어 원자 층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물층일 수 있다. STI 영역들(22)은 또한 선형 산화물 위의 유전체 재료를 포함할 수 있고, 유전체 재료는 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating) 등을 사용하여 형성될 수 있다.
도 2를 참조하면, STI 영역들(22)이 리세싱되어, 반도체 스트립들(124 및 224)의 최상 부분들이 이웃하는 STI 영역들(22)의 최상면들(122A 및 222A)보다 높게 돌출되어 돌출 핀들(124' 및 224')을 형성한다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(302)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있고, NH3 및 NF3가 에칭 가스들로서 사용된다. 에칭 프로세스 동안, 에칭을 위해 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물은, 예를 들어 희석된 HF 용액을 포함할 수 있다.
도 3을 참조하면, 돌출 핀들(124' 및 224')의 최상면들 및 측벽들 상에 각각 더미 게이트 스택들(130 및 230)이 형성된다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(304)로서 예시된다. 더미 게이트 스택들(130)은 더미 게이트 유전체들(132), 및 더미 게이트 유전체(132) 위에 있는 더미 게이트 전극들(134)을 포함할 수 있다. 더미 게이트 스택들(230)은 더미 게이트 유전체들(232), 및 더미 게이트 유전체(232) 위에 있는 더미 게이트 전극들(234)을 포함할 수 있다. 더미 게이트 전극들(134 및 234)은, 예를 들어 비정질(amorphous) 실리콘 또는 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택들(130 및 230) 각각은 또한 하나의 (또는 복수의) 하드 마스크층들(136 및 236)을 포함할 수 있다. 하드 마스크층들(136 및 236)은 실리콘 질화물, 실리콘 탄소질화물(carbo-nitride) 등으로 형성될 수 있다. 더미 게이트 스택들(130 및 230) 각각은 단일의 하나의 또는 복수의 돌출 핀들(124' 및 224')을 각각 가로지른다. 더미 게이트 스택들(130 및 230)은 또한, 개별적인 돌출 핀들(124' 및 224')의 길이 방향들에 수직인 길이 방향들을 각각 가질 수 있다.
다음으로, 더미 게이트 스택들(130 및 230)의 측벽들 상에 각각 게이트 스페이서들(138 및 238)이 형성된다. 그 동안에, 돌출 핀들(124' 및 224')의 측벽들 상에 핀 스페이서들(도시 생략)이 또한 개별적으로 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서들(138 및 238)은 실리콘 탄소 산화질화물(silicon carbon-oxynitride; SiCON), 실리콘 질화물 등과 같은 유전체 재료(들)로 형성되고, 복수의 유전체층들을 포함하는 다중층 구조물 또는 단일층 구조물을 가질 수 있다.
일부 실시예들에 따르면, 게이트 스페이서들(138) 각각은 제 1 유전체층(138A) 및 제 2 유전체층(138B)(도 3에 미도시, 도 6b 참조)을 포함하고, 층들(138A 및 138B) 각각은 블랭킷(blanket) 퇴적 단계와 그에 이은 이방성 에칭 단계를 통해 형성된다. 일부 실시예들에 따르면, 유전체층(138A)은 로우 k(low-k) 유전체층이고, 유전체층(138B)은 비 로우 k 유전체층이다. 유전체층(138A)은, k값을 원하는 로우 k값으로 감소시키기 위해 내부에 포어(pore)들이 형성된 SiON 또는 SiOCN로 형성될 수 있는, 약 3.0보다 낮은 유전 상수(k값)를 갖는 로우 k 유전체 재료로 형성될 수 있다. 유전체층(138B)은, 예를 들어 실리콘 질화물로 형성될 수 있다. 게이트 스페이서들(238)은 게이트 스페이서들(138)과 동일한 구조를 갖고, 층들(138A 및 138B)과 동일한 재료들로 형성되는 층들(238A 및 238B)(도 6)을 각각 포함할 수 있다. 다른 실시예들에 따르면, 유전체층(138A)이 비 로우 k 유전체층이고, 유전체층(138B)이 로우 k 유전체층이며, 대응하는 로우 k 유전체 재료 및 비 로우 k 유전체 재료는 위에서 설명된 유전체 재료와 유사할 수 있다. 로우 k 유전체를 채택하는 것은 게이트 전극들과 소스/드레인 영역들 사이의 기생 용량(parasitic capacitance)을 감소시킬 수 있다.
이어서, 더미 게이트 스택들(130 및 230) 및 게이트 스페이서들(138 및 238)에 의해 커버되지 않는 돌출 핀들(124' 및 224')의 부분들을 에칭하기 위해 에칭 단계가 수행되어, 도 4에 도시된 구조물을 초래한다. 리세싱은 이방성일 수 있으므로, 개별적인 더미 게이트 스택(130/230) 및 게이트 스페이서들(138/238) 바로 아래에 있는 핀들(124' 및 224')의 부분들이 보호되며, 에칭되지 않는다. 일부 실시예들에 따르면, 리세싱된 반도체 스트립들(124 및 224)의 최상면들은 인접해 있는 STI 영역들(22)의 최상면들보다 낮을 수 있다. 따라서, STI 영역들(22) 사이에 리세스들(140 및 240)이 형성된다. 디바이스 영역들(100 및 200) 내의 리세싱은 공통 에칭 프로세스로 또는 분리적 프로세스들로 수행될 수 있고, 리세스들(140)의 깊이들은 리세스들(240)의 깊이들과 동일하거나 또는 상이할 수 있다.
다음으로, 리세스들(140 및 240)로부터 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)이 형성되어, 도 5 내의 구조물을 초래한다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(306)로서 예시된다. 일부 실시예들에 따르면, 에피택시 영역들(142)은 n형인 실리콘 탄소 인(silicon carbon phosphorous; SiCP) 또는 실리콘 인(silicon phosphorous; SiP)으로 형성된다. 에피택시 영역들(242)은, 디바이스 영역(200) 내의 개별적인 트랜지스터가 p형 트랜지스터일 때, 붕소로 도핑된 실리콘 게르마늄(silicon germanium doped with boron; SiGeB)으로 형성될 수 있다. 에피택시 영역들(242)은 낮은 게르마늄 농도를 갖는 저층, 및 높은 농도를 갖는 상층을 포함할 수 있다. 일부 실시예들에 따르면, 높은 게르마늄 농도를 갖는 상층 위에 (게르마늄이 없는) 실리콘 캡(cap)이 있을 수 있거나 또는 없을 수 있다. 예를 들어, 저층은 약 20 퍼센트 내지 약 40 퍼센트 사이의 게르마늄 원자 퍼센티지를 가질 수 있고, 상층은 약 40 퍼센트 내지 약 75 퍼센트 사이의 게르마늄 원자 퍼센티지를 가질 수 있다.
에피택시 영역들(142 및 242)의 형성은 분리적 프로세스들로 그리고 상이한 마스크들(미도시)을 사용하여 수행된다. 본 개시의 대안적인 실시예들에 따르면, 에피택시 영역들(142 및 242)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP과 같은 III-V족 화합물 반도체들, 이들의 조합들, 또는 이들의 다중층들로 형성된다. 리세스들(140 및 240)이 에피택시 반도체 재료로 충전된 후, 에피택시 영역들(142 및 242)의 추가적인 에피택셜(epitaxial) 성장이 에피택시 영역들(142 및 242)을 수평으로 확장되도록 하여, 패싯(facet)들이 형성될 수 있다. 이웃하는 리세스들로부터 성장된 에피택시 영역들이 병합되어 큰 에피택시 영역을 형성할 수 있거나, 또는 이웃하는 리세스들로부터 성장된 에피택시 영역들이 병합되지 않았을 때 별개의 에피택시 영역들로서 남아있을 수 있다. 에피택시 영역들(142 및 242)은 개별적인 트랜지스터들의 소스/드레인 영역들을 형성한다.
도 6a는 접촉 에칭 저지층(Contact Etch Stop Layer; CESL)(46) 및 층간 유전체(Inter-Layer Dielectric; ILD)(48)를 퇴적한 것에 대한 사시도를 예시한다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(308)로서 예시된다. 본 개시의 일부 실시예들에 따르면, CESL(46)은 실리콘 질화물, 실리콘 탄소 질화물 등으로 형성된다. CESL(46)은, 예를 들어 ALD 또는 CVD와 같은 컨포멀(conformal) 퇴적 방법을 사용하여 형성될 수 있다. ILD(48)는 CESL(46) 위에 형성되고, 예를 들어 FCVD, 스핀 온 코팅, CVD 등을 사용하여 형성될 수 있다. ILD(48)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 산화물 등으로 형성될 수 있다. ILD(48), 더미 게이트 스택들(130 및 230), 및 게이트 스페이서들(138 및 238)의 최상면들이 서로 동일한 높이가 되도록 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 그라인딩과 같은 평탄화 프로세스가 수행될 수 있다.
도 6b는 도 6a에 도시된 구조물의 단면도들을 예시하며, 단면도들은 도 6a 내의 라인(A-A)을 포함하는 수직 평면 및 라인(B-B)을 포함하는 수직 평면으로부터 획득된다. 도 6a 및 도 6b에 도시된 구조물이 형성된 후, 하드 마스크층들(136 및 236), 더미 게이트 전극들(134 및 234), 및 더미 게이트 유전체들(132 및 232)을 포함하는 더미 게이트 스택들(130 및 230)이 금속 게이트들 및 대체 게이트 유전체들로 대체된다. 도 6b 및 후속 단면도들에서, STI 영역들(22)의 최상면들(122A 및 222A)이 예시될 수 있고, 돌출 핀들(124' 및 224')은 각각 최상면들(122A 및 222A)보다 높이 돌출된다.
대체 게이트들을 형성하기 위해, 도 6a 및 도 6b에 도시된 바와 같은 하드 마스크층들(136 및 236), 더미 게이트 전극들(134 및 234), 및 더미 게이트 유전체들(132 및 232)이 에칭을 통해 제거되어, 게이트 스페이서들(138)간에 그리고 게이트 스페이서들(238)간에 트렌치들을 형성한다. 돌출 핀들(124' 및 224')의 최상면들 및 측벽들이 따라서 결과적인 트렌치들에 노출된다. 도 7a 및 도 7b는, 제거된 더미 게이트 스택들에 의해 남겨진 트렌치들 내에 대체 게이트 스택들(150 및 250) 및 하드 마스크들(160 및 260)이 형성된 후의 웨이퍼(10)의 부분들의 사시도 및 단면도를 예시한다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(310)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 게이트 유전체들(152 및 252)은 도 7b에 도시된 바와 같이 계면층(Interfacial Layer; IL)들(154 및 254) 및 그 위에 있는 하이 k(high-k) 유전체층들(156 및 256)을 각각 포함한다. IL들(154 및 254)은 각각 돌출 핀들(124' 및 224')의 노출된 표면들 상에 형성된다. IL들(154 및 254) 각각은, 돌출 핀들(124' 및 224')의 표면층들의 열 산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성되는 실리콘 산화물층과 같은 산화물층을 포함할 수 있다.
도 7b에 또한 도시된 바와 같이, 게이트 유전체들(152 및 252)은 각각 IL들(154 및 254) 위에 형성되는 하이 k 유전체층들(156 및 256)을 포함할 수 있다. 하이 k 유전체층들(156 및 256)은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 실리콘 질화물 등과 같은 하이 k 유전체 재료를 포함할 수 있다. 하이 k 유전체 재료의 유전 상수(k 값)는 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이 k 유전체층들(156 및 256)은 컨포멀층들로서 형성되고, 돌출 핀들(124' 및 224')의 측벽들 및 게이트 스페이서들(138 및 238)의 측벽들 상에서 연장된다. 본 개시의 일부 실시예들에 따르면, 하이 k 유전체층들(156 및 256)은 ALD 또는 CVD를 사용하여 형성된다.
게이트 전극들(158 및 258)(도 7b)은 복수의 적층된 도전성 서브층들을 포함할 수 있다. 게이트 전극들(158 및 258)의 형성은 ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 수행될 수 있어서, 게이트 전극들(158 및 258)의 저 서브층들의 수직 부분들의 두께 및 수평 부분들의 두께가 서로 실질적으로 동일하다.
게이트 전극들(158 및 258)은, 확산 배리어(diffusion barrier)층, 및 확산 배리어층 위의 하나의 (또는 그 이상의) 일함수층(별도로 도시되지는 않음)을 각각 포함하는 금속층(158A 및 258A)을 각각 포함할 수 있다. 확산 배리어층은, 실리콘으로 도핑될 수 있는(또는 실리콘으로 도핑되지 않을 수 있는) 티타늄 질화물(titanium nitride; TiN)로 형성될 수 있다. 일함수층은 게이트의 일함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료들로 형성되는 복수의 층들을 포함한다. 일함수층의 재료는 개별적인 FinFET이 n형 FinFET인지 또는 p형 FinFET인지의 여부에 따라 선택된다. 예를 들어, (n형 FinFET의) 금속층(158A) 내의 일함수층은 TaN층, 및 TaN층 위의 티타늄 알루미늄(titanium aluminum; TiAl)층을 포함할 수 있다. (p형 FinFET의) 금속층(258A) 내의 일함수층은 TaN층, TaN층 위의 TiN층, 및 TiN층 위의 TiAl층을 포함할 수 있다. 일함수층(들)의 퇴적 후, 다른 TiN층일 수 있는 배리어층이 형성된다.
게이트 전극들(158 및 258)은 또한 개별적인 충전 금속들(158B 및 258B)(그 아래에 있는 서브층들에 의해 충전되지 않은 남아있는 트렌치들을 충전함)을 포함할 수 있다. 충전 금속은, 예를 들어 텅스텐 또는 코발트로 형성될 수 있다. 충전 재료의 형성 후, CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되어, ILD(48) 위의 층들(152/252 및 158/258)의 부분들이 제거된다. 게이트 유전체들(152/252) 및 게이트 전극(158/258)의 남아있는 부분은 조합하여 이후부터 대체 게이트들(150 및 250)로 지칭된다.
이어서 일부 실시예들에 따라 자가 정렬(self-aligned) 하드 마스크들(160 및 260)이 형성된다. 자가 정렬 하드 마스크들(160 및 260)은 그 아래에 있는 대체 게이트들(150 및 250)에 자가 정렬되고, ZrO2, Al2O3, SiON, SiCN, SiO2 등과 같은 유전체 재료(들)로 형성되며, SiN이 없을 수 있다. 형성 프로세스는 리세스들을 형성하기 위해 대체 게이트들(150 및 250)을 에칭하는 프로세스, 리세스들 내에 유전체 재료를 충전하는 프로세스, 및 유전체 재료의 과잉 부분들을 제거하기 위해 평탄화프로세스를 수행하는 프로세스를 포함할 수 있다. 하드 마스크들(160 및 260), 게이트 스페이서들(138 및 238), CESL(46), 및 ILD(48)의 최상면들은 이때 실질적으로 동일 평면 상에 있을 수 있다.
도 8a 및 도 8b를 참조하면, 소스/드레인 접촉 개구부들(162 및 262)을 형성하기 위해 ILD(48) 및 CESL(46)이 에칭된다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(312)로서 예시된다. CESL(46)은 ILD(48)의 에칭에서 에칭 저지층으로서 사용되며, 이어서 CESL(46)이 에칭되어, 그 아래에 있는 소스/드레인 영역들(142 및 242)을 노출시킨다. 접촉 개구부들(162 및 262)은 동시에 형성될 수 있거나, 또는 분리적으로 형성될 수 있다. 도 8b는 도 8a 내의 라인들(A-A 및 B-B)을 포함하는 수직 평면들로부터 획득된 단면도들을 예시한다. 오버 에칭으로 인해, 개구부들(162 및 262)은 도 8b에 도시된 바와 같이, 예를 들어 약 5 nm보다 작은 깊이들(D1)로 소스/드레인 영역들(142 및 242) 내로 약간 연장될 수 있다.
또한 도 8b를 참조하면, 접촉 개구부들(162 및 262)의 형성 후, 소스/드레인 영역들(142 및 242), CESL(46), 및 ILD(48)의 측벽들 상에 접촉 스페이서들(164 및 264)이 형성된다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(314)로서 예시된다. 접촉 스페이서들(164 및 246)의 형성은 유전체층을 형성하는 것, 이어서 유전체층의 수평 부분들을 제거하고 접촉 스페이서들로서의 수직 부분들을 남기기 위해 이방성 에칭을 수행하는 것을 포함할 수 있다. 본 개시의 일부 실시예들에 따르면, 유전체층은 CVD 또는 ALD와 같은 컨포멀 퇴적 방법을 사용하여 형성된다. 유전체층은 3.9보다 큰 k값을 갖는 하이 k 유전체층일 수 있어서, 양호한 격리 능력을 갖는다. 후보 재료들은 (내부에 포어들이 없거나 또는 실질적으로 포어들이 없는) AlxOy, HfO2, 및 SiOCN를 포함하고, 소스/드레인 영역들의 후속 에치백(etch-back)에서 CF4 또는 유사한 가스들이 사용될 때 SiN이 없을 수 있다. 유전체층의 두께는, 예를 들어 약 2 nm 내지 약 6 nm 사이의 범위 내에 있을 수 있다. 접촉 스페이서들(164 및 264) 각각은 웨이퍼(10)의 상부에서 보았을 때 링을 형성할 수 있다. 대안적인 실시예들에 따르면, 접촉 스페이서들(164 및 264)의 형성이 생략된다.
도 8c는 디바이스 영역(100 및 200) 내의 구조물 중 어느 하나의 단면도를 예시하고, 이 단면도는 도 8a 내의 라인(C1-C1) 또는 라인(C2-C2)을 가로지르는 평면으로부터 획득된다. 도 8c에 도시된 단면도는 또한 도 8b 내의 라인(8C1-8C1) 또는 라인(8C2-8C2)을 포함하는 평면으로부터 획득된다.
도 9 내지 도 11은 소스/드레인 영역들(142)의 에치백을 예시한다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(316)로서 예시된다. 본 개시의 일부 실시예들에 따른다. 에치백에서, 소스/드레인 영역들(142 및 242) 둘 다는 제조 비용을 절약하기 위해 동일한 프로세스 가스에 노출되므로, 소스/드레인 영역들(142 및 242) 둘 다가 에칭 대상이 된다. 결과적인 n형 FinFET의 n형 소스/드레인 영역들(142)의 에치백은, 후속 문단들에서 논의될 바와 같이 접촉 면적을 증가시킬 수 있다. 따라서, 소스/드레인 영역들(142)에 대한 접촉 플러그들의 접촉 저항이 감소되고, 디바이스 성능이 향상된다. 다른 한편으로, 결과적인 p형 FinFET의 p형 소스/드레인 영역들(242)의 에치백은 최소로 의도된다. 이는, 붕소와 같은 p형 도펀트로 전체 소스/드레인 영역들(242)을 짙게(heavily) 도핑하는 것이 어렵기 때문이다. 따라서, 소스/드레인 영역들(242)의 최상면층들이 짙게 도핑되는 반면, 저층들은 최상면층들보다 연하게 도핑된다. 예를 들어, 소스/드레인 영역들(242)의 최상면층은 약 1x1020/cm3보다 크거나, 또는 약 1x1020/cm3 내지 약 1x1022/cm3 사이의 범위 내의 p형 또는 n형 도펀트 농도를 가질 수 있다. 저층들의 도펀트 농도는 최상면층의 도펀트 농도보다 1차수 또는 2차수 작을 수 있다. 예를 들어, 저층들의 도펀트 농도는 약 1x1018/cm3 내지 약 1x1020/cm3 사이의 범위 내에 있을 수 있다. 최상면층들은 따라서, p형 소스/드레인 영역들(242)의 짙게 도핑된 최상면층들로부터 기인하는 높은 전기 도전율을 보존하도록 에치백에서 에칭되도록 의도되지 않는다.
일부 실시예들에 따르면, 화살표(66)에 의해 나타내어진 에칭 가스는 황 함유 가스, 폴리머 생성(polymer-generating) 가스, 및 소스/드레인 영역들(142)을 에칭하기 위한 에칭 가스를 포함한다. 폴리머 생성 가스 및 에칭 가스는 일부 실시예들에 따르면 동일한 가스일 수 있다. 황 함유 가스는 SF6, 카르보닐 황화물[carbonyl sulfide; COS, 탄소 산화 황화물(carbon oxide sulfide)로도 알려짐] 등을 포함할 수 있다. 폴리머 생성 가스는 CxHyFz(여기서, x, y, 및 z는 정수들)를 포함할 수 있다. 예를 들어, 폴리머 생성 가스는 CF4(x=1, y=0, 및 z=4), CH3F, CH2F2 등을 포함할 수 있다. 에칭 가스는 CxHyFz, HBr, Cl2 등을 포함할 수 있다. 따라서, CxHyFz가 폴리머 생성 가스 및 에칭 가스 둘 다로서 사용될 수 있는 한편, 다른 에칭 가스가 첨가될 수 있거나 첨가되지 않을 수 있다. 프로세스 가스(66)에 수소(H2)가 또한 첨가될 수 있다.
도 9는 에칭 중인 중간 구조물을 예시한다. 에칭이 시작된 후, 소스/드레인 영역들(242) 내의 게르마늄이 황 함유 가스와 함께 GeS 또는 GeS2와 같은 게르마늄 황화물을 형성한다. 폴리머 생성 가스는 또한 불소 및 탄소를 포함할 수 있는 폴리머의 생성을 초래한다. 폴리머와 게르마늄 황화물의 혼합물은 소스/드레인 영역들(242)의 표면에 폴리머층들(268)이 형성되도록 한다. 그 동안에, 폴리머 생성 가스는 소스/드레인 영역들(142) 상의 폴리머층들(168)의 생성을 초래한다. 게르마늄 황화물로 인해, 폴리머층들(268)의 두께(T2)는 폴리머층들(168)의 두께(T1)보다 크다. 폴리머층들(168 및 268)은 소스/드레인 영역들(142 및 242)의 에칭률(etching rate)들을 감소시키는 효과를 갖고, 더 두꺼운 폴리머층(268)은 소스/드레인 영역들(242)이 소스/드레인 영역(142)보다 낮은 에칭률을 갖도록 한다. 본 개시의 일부 실시예들에 따르면, 비율(T2/T1)은 약 1.5보다 크거나, 약 2.0보다 크거나 또는 그 이상으로 조정될 수 있다. 폴리머층들(168 및 268)이 동시에 형성되고, 프로세스 가스(66) 내의 (폴리머 생성 가스일 수 있거나 폴리머 생성 가스가 아닐 수 있는) 에칭 가스가 소스/드레인 영역들(142)을 에칭하고, 소스/드레인 영역들(242)을 약간 에칭할 수 있다. 후속 논의에서, 소스/드레인 영역(142)의 에칭률은 ER142로 나타내어지고, 소스/드레인 영역(242)의 에칭률은 ER242로 나타내어진다. 본 개시의 일부 실시예들에 따르면, ER142은 ER242보다 크다.
ER142과 ER242간의 차이를 증가시키기 위해, 에칭 프로세스에서의 웨이퍼(10)의 온도가 저하된다. 온도를 감소시키는 것은 접촉 개구부들(162 및 262)의 바닥부들에 있는 폴리머층들(168 및 268) 둘 다의 두께의 감소를 초래하므로, 영역들(142)의 에칭률들이 향상된다. 폴리머층(268)이 폴리머층(168)보다 두껍기 때문에, 온도가 저하되었을 때 비율(T2/T1)이 증가되므로, 에칭률 비율(ER142/ER242)이 증가된다. 실험 결과들은, 웨이퍼(10) [및 소스/드레인 영역들(142 및 242)의 온도]가 약 50 °C일 때 SiGe의 에칭률이 약 3.0 nm/분이고, SiP의 에칭률이 약 9.2 nm/분임을 보였다. 웨이퍼(10)의 온도 [및 소스/드레인 영역들(142 및 242)의 온도]가 20 °C보다 낮게 감소되었을 때, SiGe의 에칭률은 약 3.5 nm/분이고, SiP의 에칭률은 약 18.7 nm/분이다. 이는, 웨이퍼 온도의 저하에 따라, SiP과 SiGe 사이의 에칭률 차이가 현저하게 증가된다는 것을 나타낸다. 따라서, 소스/드레인 영역(142)을 에치백하기 위해 일부 실시예들에 따라 저온이 사용되면서, 소스/드레인 영역들(242)의 에치백이 최소화될 수 있다. 본 개시의 일부 실시예들에 따르면, 웨이퍼(10)의 온도는, 비율(ER142/ER242)이 약 1.5보다 크고, 2.0보다 크며, 약 3.0보다 크거나, 또는 그 이상일 수 있도록 조정(가령, 저하)된다. 예를 들어, 비율(ER142/ER242)은 약 2.0 내지 약 3.5 사이의 범위 내에 있을 수 있다. 에칭 동안의 채택된 웨이퍼 온도는 일부 실시예들에 따르면 실온보다 낮고, 약 20 °C보다 낮을 수 있다. 예를 들어, 웨이퍼(10)의 온도는 일부 실시예들에 따르면 약 0 °C 내지 약 20 °C 사이의 또는 약 0 °C 내지 약 15 °C 사이의 범위 내에 있을 수 있다. 본 개시의 일부 실시예들에 따르면, 웨이퍼(10)는 예를 들어 웨이퍼(10)를 그 위에 고정시키기 위한 E 척(E-chuck, 정전척) 내의 도관 내에 냉각제를 유입하는 냉각 메커니즘을 통해 냉각된다.
또한, 에치백에서, 충격(bombarding) 효과를 감소시켜 에칭률 비율(ER142/ER242)이 증가되도록 (프로세스 가스들의 플라즈마의) 낮은 이온 에너지가 사용된다. 예를 들어, 이온 에너지는 약 0.5 keV보다 작을 수 있다. 에칭시에, SiF4 및 CO2 가스들이 생성될 수 있고, 배출된다.
소스/드레인 영역(142) 및 소스/드레인 영역(242)의 에칭률들, 및 에칭률 비율(ER142/ER242)이, 황 함유 가스, 폴리머 생성 가스, 및 에칭 가스 각각의 유형들 및 유동률(flow rate)들, 웨이퍼 온도, 소스/드레인 영역들(142 및 242)의 (게르마늄 농도와 같은) 조성, 및 이온 에너지를 포함하지만 이에 제한되는 것은 아닌, 결과에 영향을 주는 복수의 파라미터들에 의해 영향받는다는 점이 이해되어야 한다. 따라서, 실험들은 높은 비율(ER142/ER242)을 달성하기 위해, 결과에 영향을 주는 파라미터들을 조정하여 수행될 수 있다. 실험들에서, 도 8a의 구조물들과 동일한 구조물들을 갖는[또는 영역들(142 및 242)과 동일한 조성들을 갖는 블랭킷 반도체 영역들을 갖는] 복수의 샘플 웨이퍼들이 형성된다. 샘플 웨이퍼들을 에칭하고 대응하는 에칭률들 및 비율들(ER142/ER242)을 찾기 위해, 이전에 언급된 결과에 영향을 주는 파라미터들의 상이한 조합들이 채택된다. 에칭률들 및 에칭률 비율이 원하는 값들을 가질 수 있도록, 결과에 영향을 주는 파라미터들의 조합이 선택된다. 결과에 영향을 주는 파라미터들의 선택된 조합은 생산 웨이퍼들(10) 상에 에치백을 수행하기 위해 사용될 수 있다.
도 10a는 에치백이 종료된 시점에서의 웨이퍼(10)를 예시한다. 일부 실시예들에 따르면, 리세스들(170 및 270)이 각각 소스/드레인 영역들(142 및 242) 내로 연장되도록 형성되고, 리세스들(170 및 270)은 깊이들(D2 및 D3)을 각각 갖는다. 깊이들(D2 및 D3)은 약 4 nm 내지 약 10 nm 사이일 수 있는 약 4 nm보다 큰 차이(D2-D3)를 가질 수 있다. 또한, 깊이(D3)는 가능한 한 작고, 약 1.5 nm보다 작을 수 있다. 깊이(D3)는 약 0.5 nm 내지 약 1.5 nm 사이의 범위 내에 있을 수 있다. 깊이(D2)는 약 5 nm보다 클 수 있고, 약 5 nm 내지 약 12 nm 사이의 범위 내에 있을 수 있다.
도 10b는 도 10a에 도시된 구조물의 단면도를 예시하고, 이 단면도는 도 10a 내의 라인(10B1-10B1) 또는 라인(10B2-10B2)을 포함하는 평면으로부터 획득된다. 따라서, 도 10b 내의 예시된 구조물은 도 10a 내의 디바이스 영역(100)에 도시된 구조물 또는 디바이스 영역(200)에 도시된 구조물일 수 있다. 결과적인 폴리머층들(168 및 268)이 점선들을 사용하여 도 10b에 또한 예시된다. 폴리머층들(168 및 268)이 예시된 영역들(48, 164/264, 및 142/242)의 최상면들 상에서 더 두꺼우며, 접촉 개구부들(162/262) 내의 측벽들 및 깊은 지점에서 더 얇다는 점이 관찰된다.
이어서, 폴리머층들(168 및 268)이 제거되어, 도 11에 도시된 구조물을 초래한다. 폴리머층들(168 및 268)의 제거는 건식 또는 습식 프로세스를 사용하여 달성될 수 있다. 건식 프로세스가 사용될 때, N2 및 H2의 혼합 가스가 사용될 수 있다. 습식 프로세스가 사용될 때, (물 내에) 희석된 O3 용액이 사용될 수 있다. 게스마늄 황화물이 제거될 수 있다. 본 개시의 일부 실시예들에 따르면, 최상면층이 리세스(270)를 향하고 도 11에 도시된 단면도에서 U자 형상을 갖는 소스/드레인 영역들(242)의 최상면층에 확산으로 인해 남은 일부 잔여 황이 있다.
도 12 및 도 13은 소스/드레인 규화물(silicide) 영역들의 형성을 예시한다. 도 12를 참조하면, 예를 들어 물리적 기상 증착(Physical Vapor Deposition; PVD)을 사용하여 (티타늄층 또는 코발트층과 같은) 금속층(72)이 퇴적된다. 이어서, 티타늄 질화물층 또는 탄탈륨 질화물층과 같은 금속 질화물층일 수 있는 배리어층(74)이 금속층(72) 위에 형성된다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(318)로서 예시된다. 배리어층(74)은 금속층(72)의 최상층을 질화하고 질화되지 않은 금속층(72)의 바닥층을 남김으로써 형성될 수 있거나, 또는 CVD와 같은 퇴적 방법을 사용하여 형성될 수 있다. 층들(72 및 74)은 둘 다 컨포멀하며, 트렌치들(162/170 및 262/270) 내로 연장된다.
도 13에 도시된 바와 같이, 소스/드레인 규화물 영역들(176 및 276)을 형성하기 위해 어닐링이 수행된다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(320)로서 예시된다. 어닐링은 급속 열 어닐링(Rapid Thermal Anneal; RTA), 노(furnace) 어닐링 등을 통해 수행될 수 있다. 따라서, 금속층(72)의 바닥부가 소스/드레인 영역(142 및 242)과 반응하여 규화물 영역들(176 및 276)을 각각 형성한다. 규화 프로세스 후, 금속층(72)의 일부 측벽 부분들이 남아있다. 본 개시의 일부 실시예들에 따르면, 규화물 영역들(176 및 276)의 최상면들은 개별적인 배리어층들(74)의 바닥면과 접촉한다. 소스/드레인 영역들(242)의 최상면층에 일부 잔여 황이 남아있었을 때, 결과적인 소스/드레인 규화물 영역들(276)은 내부에 잔여 황을 포함할 수 있다. 일부 실시예들에 따르면, 소스/드레인 규화물 영역들(276)과 접촉하는 소스/드레인 영역들(242)의 그 아래에 있는 부분들은 잔여 황을 포함할 수 있거나 또는 포함하지 않을 수 있다.
도 14 및 도 15는 배리어층(74)의 풀백(pull-back)을 예시한다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(322)로서 예시된다. 도 14를 참조하면, 희생층(78)이 형성된다. 일부 실시예들에 따르면, 풀백은 웨이퍼(10)의 일부 부분들을 웨이퍼(10) 상의 바닥부 반사 방지 코팅(Bottom Anti-Reflective Coating; BARC) 및 포토 레지스트(미도시)로 커버하고, 예시된 영역들 위의 포토 레지스트의 부분이 제거되도록 포토 레지스트 상에 노광 및 현상을 수행함으로써 수행된다. BARC은 희생층(78)으로서 역할한다.
다음으로, 도 15에 도시된 바와 같이, 희생층(78)이 에치백되고, 도 14에 도시된 바와 같은 희생층(78)의 바닥 부분이 남아있다. 이어서, 배리어층(74) 및 금속층(72)의 최상 부분들을 제거하고, 희생층(78)에 의해 보호되는 바닥 부분을 에칭되지 않은 채로 남기기 위해, 습식 에칭 프로세스일 수 있는 이방성 에칭 프로세스가 수행된다. 남아있는 배리어층(74)의 최상 단부들은 규화물 영역들(176 및 276)의 최상 단부들보다 높다. 배리어층(74)의 풀백은 바람직하게 개구부들(162 및 262)의 최상 단부들의 사이즈들을 확대시키므로, 후속 금속 충전이 더 쉬어지고, 결과적인 소스/드레인 접촉 플러그들 내에 보이드들을 형성할 가능성이 감소된다. 풀백 후, 희생층(78)의 남아있는 부분들이 제거되어, 도 16에 도시된 구조물을 초래한다.
도 17은 추가 배리어층(80)의 형성을 예시한다. 일부 실시예들에 따르면, 배리어층(80)은 티타늄 질화물, 탄탈륨 질화물 등으로 형성된다. 도 17에서, 남아있는 배리어층(74)은 별도로 예시되지 않는 한편, 배리어층들(74 및 80)간의 구별가능한 계면들이 있을 수 있거나, 또는 없을 수 있다.
다음으로, 도 18에 도시된 바와 같이, 금속성 재료(82)가 배리어층(80) 위에 퇴적되고 배리어층(80)과 접촉한다. 금속성 재료(82)는 금속 함유 재료(60)를 형성하기 위한 동일한 그룹의 후보 재료들로부터 선택될 수 있고, 텅스텐 또는 코발트를 포함할 수 있다. 이어서, ILD(48) 위의 층들(72, 80, 및 82)의 부분들을 제거하기 위해 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다. 소스/드레인 접촉 플러그들(184 및 284)을 포함하는 결과적인 구조물이 도 19에 도시된다. 개별적인 프로세스는 도 21에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(324)로서 예시된다. n형 FinFET(186) 및 p형 FinFET(286)이 이에 따라 형성된다.
도 20은 에칭 저지층(88), ILD(90), 및 접촉 플러그들(92)의 형성을 예시한다. 일부 실시예들에 따르면, 접촉 플러그들(92)은 하드 마스크들(160 및 260)을 관통하여 게이트 전극들(158 및 258)과 접촉하는 게이트 접촉 플러그들을 포함한다.
도 20에 도시된 바와 같이, 소스/드레인 영역(142)의 리세싱은 n형 FinFET(186)의 규화물 영역들(176)이 바닥 부분들에 추가하여 추가 측벽 부분들을 갖도록 한다. 증가된 접촉 면적으로 인해 접촉 플러그들(184)과 규화물 영역들(176) 사이의 접촉 저항이 감소된다. 다른 한편으로, 소스/드레인 영역(242)을 에치백하는 것이 또한 증가된 면적을 초래할 수 있지만, 부정적으로, 소스/드레인 영역(242)의 짙게 도핑된 영역들이 에칭되기 때문에, 소스/드레인 영역들(242)이 또한 에치백되면 p형 FinFET의 전체 성능이 절충될 수 있다(compromised). 따라서, 소스/드레인 영역(242)의 에치백은 소스/드레인 영역(242)의 소스/드레인 영역들 및 대응하는 접촉부들의 전체 저항을 낮게 유지하기 위해 최소로 유지된다.
위에 예시된 실시예들에서, 임의의 적절한 방법에 의해 핀들이 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함하여, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬 프로세스들을 결합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되도록 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생층을 따라 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들, 또는 맨드렐(mandrel)들이 이어서 핀들을 패터닝하기 위해 사용될 수 있다.
본 개시의 실시예들은 일부 바람직한 특징들을 갖는다. n형 FinFET들의 소스/드레인 영역들을 선택적으로 에칭할 수 있는 에칭 가스들을 채택함으로써, n형 FinFET들이 증가된 면적들의 규화물 영역들을 가질 수 있으므로 접촉 저항이 감소된다. 다른 한편으로, p형 FinFET들의 소스/드레인 영역의 짙게 도핑된 부분들의 에칭이 최소로 유지되고, p형 FinFET들의 소스/드레인 영역들의 전체 저항이 절충되지 않는다. p형 FinFET들을 마스킹하지 않고 동일한 에칭 가스들에 n형 및 p형 FinFET들의 소스/드레인 영역들을 노출시키는 것은 p형 FinFET들을 마스킹하기 위한 리소그래피 프로세스를 절약하므로 제조 비용을 절약한다.
본 개시의 일부 실시예들에 따르면, 방법은, 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 위에 층간 유전체를 형성하는 단계로서, 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역은 각각 n형 및 p형인 것인, 층간 유전체를 형성하는 단계; 제 1 접촉 개구부 및 제 2 접촉 개구부 - 제 1 접촉 개구부 및 제 2 접촉 개구부에 각각 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역이 노출됨 - 를 형성하기 위해 층간 유전체를 에칭하는 단계; 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 에치백하기 위해 프로세스 가스를 유입하는 단계로서, 제 1 소스/드레인 영역의 제 1 에칭률은 제 2 소스/드레인 영역의 제 2 에칭률보다 높은 것인, 프로세스 가스를 유입하는 단계; 및 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 상에 각각 제 1 규화물 영역 및 제 2 규화물 영역을 형성하는 단계를 포함한다. 실시예에서, 프로세스 가스는, 황 함유 가스; 및 탄소 및 불소 함유 가스를 포함한다. 실시예에서, 프로세스 가스는 HBr 또는 Cl2를 더 포함한다. 실시예에서, 방법은, 프로세스 가스를 유입하는 단계 전에, 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 포함하는 웨이퍼의 온도를 약 20 °C보다 낮게 조정하는 단계를 더 포함한다. 실시예에서, 제 1 소스/드레인 영역은 실리콘을 포함하고 게르마늄이 없으며, 제 2 소스/드레인 영역은 실리콘 게르마늄을 포함한다. 실시예에서, 제 2 에칭률에 대한 제 1 에칭률의 비율은 약 1.5보다 높다. 실시예에서, 에칭 단계에서, 제 1 소스/드레인 영역 상에 탄소 및 불소를 포함하는 제 1 폴리머층이 형성되고, 제 2 소스/드레인 영역 상에 탄소, 불소, 게르마늄, 및 황을 포함하는 제 2 폴리머층이 형성된다. 실시예에서, 에칭 단계에서, 제 2 폴리머층의 제 2 두께에 대한 제 1 폴리머층의 제 1 두께의 비율은 약 2.0보다 크다. 실시예에서, 방법은, 제 1 규화물 영역 및 제 2 규화물 영역이 형성되기 전에, 제 1 폴리머층 및 제 2 폴리머층을 제거하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은, 제 1 소스/드레인 영역 위에 유전체층을 형성하는 단계; 제 1 접촉 개구부 - 제 1 접촉 개구부에 제 1 소스/드레인 영역의 최상면이 노출됨 - 를 형성하기 위해 유전체층을 에칭하는 단계; 황 함유 가스 및 폴리머 생성 가스를 포함하는 프로세스 가스를 사용하여 제 1 소스/드레인 영역을 에치백하는 단계로서, 황 함유 가스는 SF6 또는 탄소 산화 황화물을 포함하는 것인, 제 1 소스/드레인 영역을 에치백하는 단계; 및 에치백된 제 1 소스/드레인 영역 상에 제 1 규화물 영역을 생성하는 단계를 포함한다. 실시예에서, 황 함유 가스는 SF6 또는 탄소 산화 황화물을 포함한다. 실시예에서, 황 함유 가스는 SF6을 포함한다. 실시예에서, 황 함유 가스는 탄소 산화 황화물을 포함한다. 실시예에서, 제 1 소스/드레인 영역은 n형이고, 방법은, 제 2 접촉 개구부 - 제 2 접촉 개구부에 제 2 소스/드레인 영역의 최상면이 노출됨 - 를 형성하기 위해 유전체층을 에칭하는 단계로서, 제 2 소스/드레인 영역은 p형이고 제 1 소스/드레인 영역이 에치백될 때 프로세스 가스에 노출되는 것인, 유전체층을 에칭하는 단계; 및 제 2 소스/드레인 영역 상에 제 2 규화물 영역을 생성하는 단계를 더 포함한다. 실시예에서, 제 1 소스/드레인 영역의 에치백에서, 제 2 소스/드레인 영역의 제 2 에칭률에 대한 제 1 소스/드레인 영역의 제 1 에칭률의 비율은 약 1.5보다 크다. 실시예에서, 제 1 소스/드레인 영역의 에치백에서, 비율을 달성하기 위해 제 1 소스/드레인 영역의 온도를 조정한다.
본 개시의 일부 실시예들에 따르면, 방법은, n형 FinFET에 대해 제 1 소스/드레인 영역을 형성하기 위해 제 1 에피택시를 수행하는 단계; 프로세스 가스를 사용하여 제 1 소스/드레인 영역을 에치백하는 단계로서, 프로세스 가스는 탄소 산화 황화물, 및 탄소 및 불소 함유 가스를 포함하고, 에치백은 제 1 소스/드레인 영역의 최상면으로부터 제 1 소스/드레인 영역 내로 연장되는 리세스를 생성하는 것인, 제 1 소스/드레인 영역을 에치백하는 단계; 및 제 1 소스/드레인 영역 상에 제 1 규화물 영역을 형성하는 단계로서, 제 1 규화물 영역은 바닥 부분, 및 바닥 부분의 양 단부들 위에 있고 바닥 부분의 양 단부들에 연결되는 측벽 부분들을 포함하는 것인, 제 1 규화물 영역을 형성하는 단계를 포함한다. 실시예에서, 프로세스 가스는, 제 1 소스/드레인 영역을 에치백하도록 구성되는 에칭 가스를 더 포함한다. 실시예에서, 방법은, p형 FinFET에 대해 제 2 소스/드레인 영역을 형성하기 위해 제 2 에피택시를 수행하는 단계로서, 에치백에서 제 2 소스/드레인 영역이 프로세스 가스에 노출되는 것인, 제 2 에피택시를 수행하는 단계를 더 포함한다. 실시예에서, 방법은, 에치백 전에, 제 2 소스/드레인 영역을 포함하는 웨이퍼의 온도를 약 20 °C보다 낮게 조정하는 단계로서, 에치백에서 웨이퍼가 이 온도에 있는 것인, 웨이퍼의 온도를 조정하는 단계를 더 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
제 1 소스/드레인 영역 및 제 2 소스/드레인 영역 위에 층간 유전체(inter-layer dielectric)를 형성하는 단계로서, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역은 각각 n형(n-type) 및 p형(p-type)인 것인, 상기 층간 유전체를 형성하는 단계;
제 1 접촉 개구부 및 제 2 접촉 개구부 - 상기 제 1 접촉 개구부 및 상기 제 2 접촉 개구부에 각각 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역이 노출됨 - 를 형성하기 위해 상기 층간 유전체를 에칭하는 단계;
상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 에치백(etch back)하기 위해 프로세스 가스를 유입하는(conducting) 단계로서, 상기 제 1 소스/드레인 영역의 제 1 에칭률은 상기 제 2 소스/드레인 영역의 제 2 에칭률보다 높은 것인, 상기 프로세스 가스를 유입하는 단계; 및
상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역 상에 각각 제 1 규화물(silicide) 영역 및 제 2 규화물 영역을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 프로세스 가스는,
황 함유(sulfur-containing) 가스; 및
탄소 및 불소 함유 가스
를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 프로세스 가스는 HBr 또는 Cl2를 더 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 프로세스 가스를 유입하는 단계 전에, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 포함하는 웨이퍼의 온도를 20 °C보다 낮게 조정하는 단계를 더 포함하는, 방법.
실시예 5. 실시예 1에 있어서, 상기 제 1 소스/드레인 영역은 실리콘을 포함하고 게르마늄이 없으며, 상기 제 2 소스/드레인 영역은 실리콘 게르마늄을 포함하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제 2 에칭률에 대한 상기 제 1 에칭률의 비율은 1.5보다 높은 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 에칭 단계에서, 상기 제 1 소스/드레인 영역 상에 탄소 및 불소를 포함하는 제 1 폴리머층이 형성되고, 상기 제 2 소스/드레인 영역 상에 탄소, 불소, 게르마늄, 및 황을 포함하는 제 2 폴리머층이 형성되는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 에칭 단계에서, 상기 제 2 폴리머층의 제 2 두께에 대한 상기 제 1 폴리머층의 제 1 두께의 비율은 2.0보다 큰 것인, 방법.
실시예 9. 실시예 7에 있어서, 상기 제 1 규화물 영역 및 상기 제 2 규화물 영역이 형성되기 전에, 상기 제 1 폴리머층 및 상기 제 2 폴리머층을 제거하는 단계를 더 포함하는, 방법.
실시예 10. 방법에 있어서,
제 1 소스/드레인 영역 위에 유전체층을 형성하는 단계;
제 1 접촉 개구부 - 상기 제 1 접촉 개구부에 상기 제 1 소스/드레인 영역의 최상면이 노출됨 - 를 형성하기 위해 상기 유전체층을 에칭하는 단계;
황 함유 가스 및 폴리머 생성(polymer-generating) 가스를 포함하는 프로세스 가스를 사용하여 상기 제 1 소스/드레인 영역을 에치백하는 단계로서, 상기 황 함유 가스는 SF6 또는 탄소 산화 황화물(carbon oxide sulfide)을 포함하는 것인, 상기 제 1 소스/드레인 영역을 에치백하는 단계; 및
상기 에치백된 제 1 소스/드레인 영역 상에 제 1 규화물 영역을 생성하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서, 상기 제 1 소스/드레인 영역은 n형이고, 상기 폴리머 생성 가스는 상기 에치백 단계에서 제 1 상기 소스/드레인 영역 상에 제 1 폴리머층을 생성하도록 구성되고, 상기 에치백 단계에서, p형 소스/드레인의 제 2 소스/드레인 영역이 에칭되며 - 상기 폴리머 생성 가스는 상기 제 2 소스/드레인 영역 상에 제 2 폴리머층을 생성하도록 구성됨 - , 상기 제 2 폴리머층은 상기 제 1 폴리머층보다 두꺼운 것인, 방법.
실시예 12. 실시예 10에 있어서, 상기 황 함유 가스는 SF6을 포함하는 것인, 방법.
실시예 13. 실시예 10에 있어서, 상기 황 함유 가스는 탄소 산화 황화물을 포함하는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 제 1 소스/드레인 영역은 n형인 것인, 상기 방법으로서,
제 2 소스/드레인 영역 위에 상기 유전체층을 형성하는 단계;
제 2 접촉 개구부 - 상기 제 2 접촉 개구부에 상기 제 2 소스/드레인 영역의 최상면이 노출됨 - 를 형성하기 위해 상기 유전체층을 에칭하는 단계로서, 상기 제 2 소스/드레인 영역은 p형이고 상기 제 1 소스/드레인 영역이 에치백될 때 상기 프로세스 가스에 노출되는 것인, 상기 유전체층을 에칭하는 단계; 및
상기 제 2 소스/드레인 영역 상에 제 2 규화물 영역을 생성하는 단계
를 더 포함하는, 방법.
실시예 15. 실시예 14에 있어서, 상기 제 1 소스/드레인 영역은 4 nm 내지 10 nm 사이의 범위 내의 제 1 깊이만큼 에칭되고, 상기 제 2 소스/드레인 영역은 0.5 nm 내지 1.5 nm 사이의 범위 내의 제 2 깊이만큼 에칭되는 것인, 방법.
실시예 16. 실시예 14에 있어서, 상기 제 1 소스/드레인 영역의 에치백에서, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역의 상이한 에칭률들을 달성하기 위해 상기 제 1 소스/드레인 영역의 온도를 조정하는 것인, 방법.
실시예 17. 방법에 있어서,
n형 핀 전계 효과 트랜지스터(Fin Field-Effect transistor; FinFET)에 대해 제 1 소스/드레인 영역을 형성하기 위해 제 1 에피택시(epitaxy)를 수행하는 단계;
프로세스 가스를 사용하여 상기 제 1 소스/드레인 영역을 에치백하는 단계로서, 상기 프로세스 가스는 탄소 산화 황화물, 및 탄소 및 불소 함유 가스를 포함하고, 상기 에치백에 의해 상기 제 1 소스/드레인 영역의 최상면으로부터 상기 제 1 소스/드레인 영역 내로 연장되는 리세스를 생성하는 것인, 상기 제 1 소스/드레인 영역을 에치백하는 단계; 및
상기 제 1 소스/드레인 영역 상에 제 1 규화물 영역을 형성하는 단계로서, 상기 제 1 규화물 영역은 바닥 부분, 및 상기 바닥 부분의 양 단부들 위에 있고 상기 바닥 부분의 양 단부들에 연결되는 측벽 부분들을 포함하는 것인, 상기 제 1 규화물 영역을 형성하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서, 상기 프로세스 가스는, 상기 제 1 소스/드레인 영역을 에치백하도록 구성되는 에칭 가스를 더 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
p형 FinFET에 대해 제 2 소스/드레인 영역을 형성하기 위해 제 2 에피택시를 수행하는 단계로서, 상기 에치백에서 상기 제 2 소스/드레인 영역이 상기 프로세스 가스에 노출되는 것인, 상기 제 2 에피택시를 수행하는 단계를 더 포함하는, 방법.
실시예 20. 실시예 17에 있어서, 상기 에치백 전에, 상기 제 2 소스/드레인 영역을 포함하는 웨이퍼의 온도를 20 °C보다 낮게 조정하는 단계로서, 상기 에치백에서 상기 웨이퍼가 상기 온도에 있는 것인, 상기 웨이퍼의 온도를 조정하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 방법에 있어서,
    제1 소스/드레인 영역 및 제2 소스/드레인 영역 위에 층간 유전체(inter-layer dielectric)를 형성하는 단계로서, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역은 각각 n형 및 p형인 것인, 상기 층간 유전체를 형성하는 단계;
    제1 접촉 개구부 및 제2 접촉 개구부 - 상기 제1 접촉 개구부 및 상기 제2 접촉 개구부에 각각 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역이 노출됨 - 를 형성하도록 상기 층간 유전체를 에칭하는 단계;
    프로세스 가스를 유입(conduct)하여 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 동시에 에치백(etch back)하는 단계로서, 상기 제1 소스/드레인 영역의 제1 에칭률은 상기 제2 소스/드레인 영역의 제2 에칭률보다 높으며, 상기 에치백하는 단계에서 탄소 및 불소를 포함하는 제1 폴리머층이 상기 제1 소스/드레인 영역 상에 형성되고, 탄소, 불소, 게르마늄 및 황을 포함하는 제2 폴리머층이 상기 제2 소스/드레인 영역 상에 형성되는 것인, 상기 에치백하는 단계; 및
    상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 상에 각각 제1 규화물(silicide) 영역 및 제2 규화물 영역을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 프로세스 가스는,
    황 함유(sulfur-containing) 가스; 및
    탄소 및 불소 함유 가스
    를 포함하는 것인, 방법.
  3. 제2항에 있어서, 상기 프로세스 가스는 HBr 또는 Cl2를 더 포함하는 것인, 방법.
  4. 제1항에 있어서, 상기 프로세스 가스를 유입하기 전에, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 포함하는 웨이퍼의 온도를 20°C보다 낮게 조정하는 단계를 더 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 제1 소스/드레인 영역은 실리콘을 포함하고 게르마늄이 없으며, 상기 제2 소스/드레인 영역은 실리콘 게르마늄을 포함하는 것인, 방법.
  6. 삭제
  7. 방법에 있어서,
    제1 소스/드레인 영역 위에 유전체층을 형성하는 단계;
    제1 접촉 개구부 - 상기 제1 접촉 개구부에 상기 제1 소스/드레인 영역의 최상면이 노출됨 - 를 형성하도록 상기 유전체층을 에칭하는 단계;
    황 함유 가스 및 폴리머 생성 가스를 포함하는 프로세스 가스를 사용하여 상기 제1 소스/드레인 영역을 에치백하는 단계로서, 상기 황 함유 가스는 SF6 또는 탄소 산화 황화물(carbon oxide sulfide)을 포함하고, 상기 에치백하는 단계에서 상기 폴리머 생성 가스는 상기 제1 소스/드레인 영역 상에 제1 폴리머층을 생성하도록 구성되는 것인, 상기 제1 소스/드레인 영역을 에치백하는 단계; 및
    상기 에치백된 제1 소스/드레인 영역 상에 제1 규화물 영역을 생성하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서, 상기 제1 소스/드레인 영역은 n형이고, 상기 방법은,
    제2 소스/드레인 영역 위에 상기 유전체층을 형성하는 단계;
    제2 접촉 개구부 - 상기 제2 접촉 개구부에 상기 제2 소스/드레인 영역의 최상면이 노출됨 - 를 형성하도록 상기 유전체층을 에칭하는 단계로서, 상기 제2 소스/드레인 영역은 p형이고 상기 제1 소스/드레인 영역이 에치백될 때 상기 프로세스 가스에 노출되는 것인, 상기 유전체층을 에칭하는 단계; 및
    상기 제2 소스/드레인 영역 상에 제2 규화물 영역을 생성하는 단계
    를 더 포함하는 것인, 방법.
  9. 제8항에 있어서, 상기 에치백하는 단계에서, 상기 제2 소스/드레인 영역이 에칭되고, 상기 폴리머 생성 가스는 상기 제2 소스/드레인 영역 상에 제2 폴리머층을 생성하도록 구성되며, 상기 제2 폴리머층은 상기 제1 폴리머층보다 두꺼운 것인, 방법.
  10. 방법에 있어서,
    n형 핀 전계 효과 트랜지스터(Fin Field-Effect transistor; FinFET)에 대한 제1 소스/드레인 영역을 형성하도록 제1 에피택시(epitaxy)를 수행하는 단계;
    프로세스 가스를 사용하여 상기 제1 소스/드레인 영역을 에치백하는 단계로서, 상기 프로세스 가스는 탄소 산화 황화물과, 탄소 및 불소 함유 가스를 포함하고, 상기 에치백하는 단계는 상기 제1 소스/드레인 영역의 최상면으로부터 상기 제1 소스/드레인 영역 내로 연장되는 리세스를 생성하며, 상기 에치백하는 단계에서 탄소 및 불소를 포함하는 제1 폴리머층이 상기 제1 소스/드레인 영역 상에 형성되는 것인, 상기 제1 소스/드레인 영역을 에치백하는 단계; 및
    상기 제1 소스/드레인 영역 상에 제1 규화물 영역을 형성하는 단계로서, 상기 제1 규화물 영역은 바닥 부분 및 상기 바닥 부분의 양 단부들 위에서 상기 양 단부들에 연결되는 측벽 부분들을 포함하는 것인, 상기 제1 규화물 영역을 형성하는 단계
    를 포함하는, 방법.
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