KR102379421B1 - 더미 게이트 절단 공정 및 결과적인 게이트 구조물들 - Google Patents

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치한 린
쉬우에이 장
야이 차이
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Abstract

방법은 더미 게이트 스택을 형성하는 단계, 개구부를 형성하기 위해 더미 게이트 스택을 에칭하는 단계, 개구부 내로 연장되는 제 1 유전체 층을 성막하는 단계, 제 1 유전체 층 상에 제 2 유전체 층을 성막하고 개구부 내로 연장하는 단계를 포함한다. 그런 다음, 제 1 유전체 층 및 제 2 유전체 층을 포함하는 게이트 격리 영역을 형성하기 위해 평탄화 공정이 수행된다. 그런 다음, 더미 게이트 스택은 게이트 격리 영역의 대향 측 상에 트렌치를 형성하기 위해 제거된다. 방법은 제 1 유전체 층의 측벽 부분을 제거하기 위해 제 1 에칭 공정을 수행하는 단계, 제 2 유전체 층을 얇게 하기 위해 제 2 에칭 공정을 수행하는 단계, 및 트렌치 내에 대체 게이트를 형성하는 단계를 더 포함한다.

Description

더미 게이트 절단 공정 및 결과적인 게이트 구조물들{DUMMY GATE CUTTING PROCESS AND RESULTING GATE STRUCTURES}
우선권 주장 및 상호 참조
본 출원은 2019년 10월 29일자에 출원되고 발명의 명칭이 "금속 게이트 충전 공정 및 결과적인 게이트 구조물(Metal Gate Fill Process and Resulting Gate Structures)"인 미국 가출원 제 62/927,559 호의 이익을 주장하며, 이 가출원은 참조로 본 명세서에 포함된다.
금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스는 집적 회로의 기본 구성 요소이다. 기존의 MOS 디바이스는 전형적으로 이온 주입 또는 열 확산과 같은 도핑 동작을 사용하여 p 형 또는 n 형 불순물로 도핑된 폴리 실리콘을 갖는 게이트 전극을 갖는다. 게이트 전극의 일 함수는 실리콘의 대역단으로 조정되었다. n 형 금속 산화물 반도체(NMOS) 디바이스의 경우, 일 함수는 실리콘의 전도대(conduction band)에 가깝도록 조정될 수 있다. p 형 금속 산화물 반도체(PMOS) 디바이스의 경우, 일 함수는 실리콘의 가전자대(valence band)에 가깝도록 조정될 수 있다. 폴리 실리콘 게이트 전극의 일 함수 조정은 적절한 불순물을 선택함으로써 달성될 수 있다.
폴리 실리콘 게이트 전극을 갖는 MOS 디바이스는 캐리어 공핍 효과를 나타내며, 이는 폴리 공핍 효과라고도 한다. 폴리 공핍 효과는 인가된 전기장이 게이트 유전체에 가까운 게이트 영역에서 캐리어를 완전히 제거하여 공핍 층을 형성할 때 발생한다. n 도핑된 폴리 실리콘 층에서, 공핍 층은 이온화된 비 이동 도너 측을 포함하고, p 도핑된 폴리 실리콘 층에서, 공핍 층은 이온화된 비 이동 억셉터 측을 포함한다. 공핍 효과는 유효 게이트 유전체 두께를 증가시켜 반도체 표면에 반전 층이 생성되는 것을 더욱 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극 또는 금속 실리사이드 게이트 전극을 형성함으로써 해결될 수 있으며, 여기서 NMOS 디바이스 및 PMOS 디바이스에 사용되는 금속 게이트는 또한 대역단 일 함수를 가질 수 있다. NMOS 디바이스와 PMOS 디바이스는 일 함수와 관련하여 상이한 요구 사항을 갖기 때문에, 듀얼 게이트 CMOS 디바이스가 사용된다.
금속 게이트 전극의 형성에서, 긴 더미 게이트가 먼저 형성되고, 이후에 에칭되어, 긴 더미 게이트의 일부가 서로 분리된다. 그런 다음, 긴 더미 게이트의 에칭된 부분에 의해 남겨진 개구부에 유전체 물질이 충전될 수 있다. 그런 다음, 유전체 물질은 연마되어, 더미 게이트의 나머지 부분 사이에 유전체 물질의 일부를 남긴다. 그런 다음, 더미 게이트의 분리된 부분은 금속 게이트로 대체된다.
본 개시의 일부 실시예들에 따르면, 방법은 더미 게이트 스택을 형성하는 단계; 개구부를 형성하기 위해 더미 게이트 스택을 에칭하는 단계; 개구부 내로 연장되는 제 1 유전체 층을 성막하는 단계; 제 1 유전체 층 상에 제 2 유전체 층을 성막하고 개구부 내로 연장하는 단계; 제 1 유전체 층 및 제 2 유전체 층을 포함하는 게이트 격리 영역을 형성하기 위해 평탄화 공정을 수행하는 단계; 트렌치를 형성하기 위해 게이트 격리 영역의 대향 측 상의 더미 게이트 스택의 부분을 제거하는 단계; 제 1 유전체 층의 측벽 부분을 제거하기 위해 제 1 에칭 공정을 수행하는 단계; 제 2 유전체 층을 얇게 하기 위해 제 2 에칭 공정을 수행하는 단계; 및 트렌치 내에 대체 게이트를 형성하는 단계를 포함한다. 일 실시예에서, 제 1 에칭 공정에서, 제 1 유전체 층은 제 2 유전체 층보다 높은 에칭 속도를 가지며, 제 2 에칭 공정에서, 제 1 유전체 층은 제 2 유전체 층보다 낮은 에칭 속도를 갖는다. 일 실시예에서, 제 1 에칭 공정 및 제 2 에칭 공정은 게이트 격리 영역이 트렌치에 대면하는 오목한 측벽을 갖도록 한다. 일 실시예에서, 방법은 격리 영역으로부터 돌출하는 유전체 더미 핀을 형성하는 단계를 더 포함하고, 격리 영역은 유전체 더미 핀의 대향 측 상에 있으며, 게이트 격리 영역은 유전체 더미 핀과 접촉하는 하부 표면을 갖는다. 일 실시예에서, 방법은 반도체 기판 내로 연장되는 얕은 트렌치 격리 영역을 형성하는 단계를 더 포함하고, 게이트 격리 영역은 얕은 트렌치 격리 영역과 접촉하는 하부 표면을 갖는다. 일 실시예에서, 더미 게이트 스택은 2 개의 이웃하는 반도체 핀 상에서 연장된다. 일 실시예에서, 더미 게이트 스택은 적층된 층 중 2 개의 이웃하는 스택 상에서 연장되고, 적층된 층의 각각의 스택은 교번하는 채널 층 및 희생 막을 포함하며, 상기 방법은 희생 막을 제거하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 구조물은 제 1 반도체 영역 및 제 2 반도체 영역; 제 1 반도체 영역 및 제 2 반도체 영역 상의 각각의 제 1 게이트 스택 및 제 2 게이트 스택; 제 1 반도체 영역과 제 2 반도체 영역 사이의 유전체 영역; 및 제 1 게이트 스택과 제 2 게이트 스택 사이의 게이트 격리 영역을 포함하고, 게이트 격리 영역의 하부 표면은 유전체 영역과 접촉하고, 게이트 격리 영역의 평면도에서, 게이트 격리 영역은 제 1 게이트 스택 및 제 2 게이트 스택과 접촉하는 오목한 측벽을 갖는다. 일 실시예에서, 구조물은 게이트 격리 영역의 대향 측 상에 있으며 이에 접촉하는 제 1 게이트 스페이서 및 제 2 게이트 스페이서를 더 포함한다. 일 실시예에서, 제 1 게이트 스페이서 및 제 2 게이트 스페이서 각각은 또한 제 1 게이트 스택 및 제 2 게이트 스택과 접촉한다. 일 실시예에서, 게이트 격리 영역은 유전체 영역과 접촉하는 하부 부분을 가지며, 하부 부분의 상위 부분은 하부 부분의 개개의 하위 부분보다 좁다. 일 실시예에서, 게이트 격리 영역은 제 1 유전체 층 및 제 2 유전체 층을 포함한다. 제 1 유전체 층은 하부 부분, 및 하부 부분의 대향 단부 위에 있으며 이에 연결되는 2 개의 측벽 부분을 포함한다. 제 2 유전체 층은 2 개의 측벽 부분 사이에 있다. 일 실시예에서, 제 1 유전체 층 및 제 2 유전체 층은 상이한 물질로 형성된다. 일 실시예에서, 제 1 유전체 층 및 제 2 유전체 층은 동일한 물질로 형성되고, 제 1 유전체 층 및 제 2 유전체 층은 상이한 다공성 값을 갖는다.
본 개시의 일부 실시예들에 따르면, 구조물은 제 1 게이트 스택 및 제 2 게이트 스택을 포함한다. 제 1 게이트 스택은 제 1 게이트 유전체; 및 제 1 게이트 유전체의 제 1 하부 부분과 오버랩된 제 1 게이트 전극을 포함한다. 제 2 게이트 스택은 제 2 게이트 유전체; 및 제 2 게이트 유전체의 제 2 하부 부분과 오버랩된 제 2 게이트 전극을 포함한다. 구조물은 제 1 게이트 스페이서; 및 제 1 게이트 스택과 제 2 게이트 스택 사이의 게이트 격리 영역을 더 포함하고, 게이트 격리 영역은 하부 부분을 포함하는 제 1 유전체 층, 및 하부 부분의 대향 단부 위에 있으며 이에 연결되는 2 개의 측벽 부분 - 제 1 유전체 층은 제 1 게이트 스택과의 제 1 계면 및 제 1 게이트 스페이서와의 제 2 계면을 형성하고, 제 1 계면과 제 2 계면은 예각을 형성함 - , 및 2 개의 측벽 부분 사이의 제 2 유전체 층을 포함한다. 일 실시예에서, 구조물은 제 2 게이트 스페이서를 더 포함하며, 제 1 게이트 스페이서 및 제 2 게이트 스페이서는 모두 게이트 격리 영역과 접촉한다. 일 실시예에서, 제 1 유전체 층 및 제 2 유전체 층은 상이한 물질로 형성된다. 일 실시예에서, 제 1 유전체 층 및 제 2 유전체 층은 동일한 물질로 형성되고 상이한 밀도 값을 갖는다. 일 실시예에서, 제 1 유전체 층 및 제 2 유전체 층 모두는 제 1 게이트 스택 및 제 2 게이트 스택 모두와 접촉한다. 일 실시예에서, 구조물은 게이트 격리 영역의 하부에 있고 이에 접촉하는 유전체 영역을 더 포함하며, 여기서 유전체 영역은 게이트 격리 영역과 제 1 계면을 형성하고, 제 1 유전체 층의 하부 부분은 제 2 유전체 층과 제 2 계면을 형성하며, 제 2 계면은 제 1 계면보다 짧다.
본 개시의 실시예들은 일부 유리한 특징을 갖는다. 다층 게이트 격리 영역을 형성하고 다층을 에칭함으로써, 게이트 격리 영역의 코너 영역의 프로파일은 언더컷 및 날카로운 코너가 형성되지 않은 형상이다. 따라서, 대체 게이트의 형성이 더 용이하며, 공극이 형성될 가능성이 적다.
본 개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6, 도 7a, 도 7b, 도 7c, 도 8a, 도 8ba, 도 8bb, 도 8c, 도 9a, 도 9b, 도 10, 도 11a, 도 11b, 도 12a, 도 12b 및 도 12c는 일부 실시예들에 따라 더미 핀 상에 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 게이트 격리 영역의 형성에서 중간 단계들의 단면도, 평면도 및 사시도를 도시한다.
도 13, 도 14a, 도 14b 및 도 15 내지 도 19는 일부 실시예들에 따라 얕은 트렌치 격리 영역 상에 핀 전계 효과 트랜지스터(FinFET) 및 게이트 격리 영역의 형성에서 중간 단계들의 단면도 및 사시도를 도시한다.
도 20 내지 도 23은 일부 실시예들에 따라 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터 및 게이트 격리 영역의 형성에서 단면도를 도시한다.
도 24 및 도 25는 일부 실시예들에 따라 다수의 층을 갖는 게이트 격리 영역의 형성을 도시한다.
도 26은 일부 실시예들에 따라 FinFET 및 게이트 격리 영역을 형성하기 위한 공정 흐름을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배치들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
게이트 격리 영역, 핀 전계 효과 트랜지스터(FinFET) 및 그 형성 방법이 다양한 실시예들에 따라 제공된다. 게이트 격리 영역 형성의 중간 단계들은 일부 실시예들에 따라 도시되어 있다. 일부 실시예들의 일부 변형들이 논의된다. 본 명세서에서 논의된 실시예들은 본 개시의 주제를 만들거나 사용할 수 있는 예들을 제공하기 위한 것이며, 본 발명 기술 분야의 당업자는 상이한 실시예들의 고려된 범위 내에서 이루어질 수 있는 수정들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들에 걸쳐서, 동일한 참조 번호는 동일한 요소를 지정하기 위해 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수 있다.
본 개시의 일부 실시예들에 따르면, 게이트 격리 영역의 형성은 개구부를 형성하기 위해 더미 게이트를 에칭하는 단계, 개구부를 제 1 유전체 층 및 제 2 유전체 층으로 충전하는 단계, 및 평탄화 공정을 수행하는 단계를 포함한다. 그런 다음, 더미 게이트는 제거된다. 제 1 유전체 층의 노출된 측벽 부분을 제거하기 위해 제 1 에칭 공정이 수행된다. 그런 다음, 제 2 유전체 층을 얇게 하기 위해 제 2 에칭 공정이 수행되어, 결과적인 게이트 격리 영역은 오목한 평면도 형상을 갖는다. 그런 다음, 게이트 격리 영역의 대향 측 상에 대체 게이트가 형성된다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6, 도 7a, 도 7b, 도 7c, 도 8a, 도 8ba, 도 8bb, 도 8c, 도 9a, 도 9b, 도 10, 도 11a, 도 11b, 도 12a, 도 12b 및 도 12c는 더미 핀 상에 FinFET 및 게이트 격리 영역의 형성에서 중간 단계들의 단면도를 도시한다. 대응하는 공정이 또한 도 26에 도시된 공정 흐름에 개략적으로 반영되어 있다.
도 1은 초기 구조물의 사시도를 도시한다. 초기 구조물은 웨이퍼(10)를 포함하고, 웨이퍼는 기판(20)을 더 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판 또는 다른 반도체 물질로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p 형 또는 n 형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역과 같은 격리 영역(22)이 기판(20)의 상부 표면으로부터 기판(20) 내로 연장되도록 형성된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(202)으로서 도시되어 있다. 이웃하는 STI 영역(22) 사이의 기판(20) 부분은 반도체 스트립(24)으로 지칭된다. 본 개시의 일부 실시예들에 따르면, 반도체 스트립(24)은 원래 기판(20)의 일부이므로, 반도체 스트립(24)의 물질은 기판(20)의 물질과 동일하다. 본 개시의 대안적인 실시예들에 따르면, 반도체 스트립(24)은 리세스를 형성하기 위해 STI 영역(22) 사이의 기판(20)의 일부를 에칭하고, 리세스 내에 다른 반도체 물질을 재성장시키기 위해 에피택시 공정을 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)과 상이한 반도체 물질로 형성된다. 일부 실시예들에 따르면, 반도체 스트립(24)은 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs와 같은 III-V 화합물 반도체 등으로 형성된다.
STI 영역(22)은 라이너 산화물(도시되지 않음)을 포함할 수 있으며, 이는 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있다. 라이너 산화물은 또한, 예를 들어, 원자 층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 화학 기상 증착(Chemical Vapor Deposition; CVD) 등을 사용하여 형성된 성막된 실리콘 산화물 층일 수 있다. STI 영역(22)은 또한 라이너 산화물 위의 유전체 물질을 포함할 수 있으며, 여기서 유전체 물질은 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 등을 사용하여 형성될 수 있다.
도 2는 유전체 더미 스트립(25)의 형성을 도시하며, 유전체 더미 스트립(25)은 리세스를 형성하기 위해 반도체 스트립(24) 중 하나를 에칭하고, 그런 다음 리세스를 유전체 물질로 충전함으로써 형성될 수 있다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(204)으로서 도시되어 있다. 유전체 물질은 실리콘 질화물과 같은 하이-k 유전체 물질일 수 있거나 이를 포함할 수 있다. 또한, 유전체 더미 스트립(25)의 물질은 금속 게이트의 물질(예컨대, 텅스텐 및 티타늄 질화물) 및 STI 영역(22)의 물질(예컨대, 실리콘 산화물)에 비해 높은 에칭 선택비를 갖도록 선택된다. 본 개시의 일부 실시예들에 따르면, 더미 스트립(25)의 물질은 SiN, SiON, SiOCN, SiC, SiOC, SiO2 등과 같은 실리콘 기반 물질을 포함한다. 본 개시의 대안적인 실시예들에 따르면, 더미 스트립(25)의 물질은 TaN, TaO, HfO 등과 같은 금속 기반 물질(산화물 또는 질화물)을 포함한다. 유전체 더미 스트립(25)의 하부 표면은 STI 영역(22)의 하부 표면보다 높거나, 대등하거나, 낮을 수 있다.
도 3을 참조하면, STI 영역(22)이 리세스된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(206)으로서 도시되어 있다. 반도체 스트립(24) 및 유전체 더미 스트립(25)의 상부 부분은 STI 영역(22)의 나머지 부분의 상부 표면(22A)보다 높게 돌출되어 각각 돌출 반도체 핀(24') 및 유전체 더미 핀(25')을 형성한다. 에칭은 건식 에칭 공정을 사용하여 수행될 수 있으며, 여기서 HF3 및 NH3가 에칭 가스로서 사용된다. 본 개시의 대안적인 실시예들에 따르면, STI 영역(22)의 리세스는 습식 에칭 공정을 통해 수행된다. 에칭 화학 물질은, 예를 들어, HF 용액을 포함할 수 있다. 유전체 더미 핀(25')의 높이(H1)는 돌출 핀(24')의 높이(H2)와 같거나, 크거나, 작을 수 있다. 본 개시의 일부 실시예들에 따르면, 유전체 더미 핀(25')의 높이(H1)는 약 50 Å 내지 약 1,500 Å의 범위에 있다. 유전체 더미 핀(25')의 폭(W1)은 약 5 Å 내지 약 500 Å의 범위에 있을 수 있다.
위에서 도시된 실시예에서, 핀은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서 또는 맨드릴이 핀을 패턴화하기 위해 사용될 수 있다.
도 3을 더 참조하면, 더미 게이트 스택(30)이 (돌출) 핀(24' 및 25')의 상부 표면 및 측벽 상에 형성된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(208)으로서 도시되어 있다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은, 예를 들어, 폴리 실리콘을 사용하여 형성될 수 있고, 다른 물질이 사용될 수도 있다. 더미 게이트 스택(30) 각각은 또한 더미 게이트 전극(34) 위에 하나 (또는 복수의) 하드 마스크 층(36)을 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 하나 또는 복수의 돌출 핀(24' 및 25') 및 STI 영역(22)을 교차할 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(24')의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 각각의 공정은 또한 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(208)으로서 도시되어 있다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 유전체 물질로 형성되고, 단층 구조물 또는 복수의 유전체 층을 포함하는 다층 구조물을 가질 수 있다.
본 개시의 일부 실시예들에 따르면, 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 커버되지 않은 돌출 핀(24')의 부분을 에칭하기 위해 에칭 단계가 수행되어, 도 4에 도시된 구조물을 초래한다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(210)으로서 도시되어 있다. 리세스는 이방성일 수 있고, 따라서 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 놓인 핀(24')의 부분은 보호되고 에칭되지 않는다. 일부 실시예들에 따라, 리세스된 반도체 스트립(24)의 상부 표면은 STI 영역(22)의 상부 표면(22A)보다 낮을 수 있다. 돌출 핀(24')의 에칭된 부분에 의해 남겨진 공간은 리세스(40)로 지칭된다. 에칭 공정에서, 유전체 더미 핀(25')은 에칭되지 않는다. 예를 들어, 돌출 핀(24')은 SiCONi (NF3 및 NH3), Certas (HF 및 NH3) 등을 사용하여 에칭될 수 있다.
다음으로, 에피택시 영역(소스/드레인 영역)(42)이 리세스(40)로부터 반도체 물질을 선택적으로 성장시킴으로써 형성되어, 도 5a의 구조물을 초래한다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(212)으로서 도시되어 있다. 일부 실시예들에 따르면, 에피택시 영역(42)은 실리콘 게르마늄, 실리콘, 실리콘 탄소 등을 포함한다. 결과적인 FinFET가 p 형 FinFET인지 또는 n 형 FinFET인지에 따라, p 형 또는 n 형 불순물이 에피택시의 진행과 함께 인시튜 도핑될 수 있다. 예를 들어, 결과적인 FinFET가 p 형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장될 수 있다. 반대로, 결과적인 FinFET가 n 형 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예들에 따르면, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합 또는 이들의 다층과 같은 III-V 화합물 반도체로 형성된다. 에피택시 영역(42)이 리세스(40)를 완전히 충전한 후, 에피택시 영역(42)은 수평으로 팽창하기 시작하여 패싯이 형성될 수 있다.
도 5b는 본 개시의 대안적인 실시예들에 따라 클래딩 소스/드레인 영역(42)의 형성을 도시한다. 이들 실시예들에 따르면, 도 4에 도시된 바와 같은 돌출 핀(24')은 리세스되지 않으며, 에피택시 영역(41)이 돌출 핀(24') 상에 성장된다. 에피택시 영역(41)의 물질은 결과적인 FinFET가 p 형 FinFET인지 또는 n 형 FinFET인지에 따라, 도 5a에 도시된 바와 같은 에피택시 영역(42)의 물질과 유사할 수 있다. 따라서, 소스/드레인 영역(42)은 돌출 핀(24') 및 에피택시 영역(41)을 포함한다. n 형 불순물 또는 p 형 불순물을 주입하기 위해 주입이 수행될 수 있다(또는 수행되지 않을 수 있다).
도 6은 콘택 에칭 정지 층(Contact Etch Stop Layer; CESL)(46) 및 층간 유전체(Inter-Layer Dielectric; ILD)(48)를 형성한 이후의 구조물의 사시도를 도시한다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(214)으로서 도시되어 있다. CESL(46)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. CESL(46)은, 예를 들어, ALD 또는 CVD와 같은 컨포멀 증착 방법을 사용하여 형성될 수 있다. ILD(48)는, 예를 들어, FCVD, 스핀 온 코팅, CVD 또는 다른 증착 방법을 사용하여 형성된 유전체 물질을 포함할 수 있다. ILD(48)는 또한 실리콘 산화물, 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG) 등과 같은 실리콘 산화물 기반일 수 있는 산소 함유 유전체 물질로 형성되거나 이를 포함할 수 있다. ILD(48), 더미 게이트 스택(30) 및 게이트 스페이서(38)의 상부 표면을 서로 대등하게 하기 위해 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행된다. 본 개시의 일부 실시예들에 따르면, 평탄화 공정은 하드 마스크(36)의 상부에서 정지된다. 대안적인 실시예들에 따르면, 평탄화 공정 동안 하드 마스크(36)가 또한 제거되고, 평탄화 공정은 더미 게이트 전극(34)의 상부 표면에서 정지된다. 따라서, 후속하는 도면들 중 일부에서, 하드 마스크(36)는 그것이 존재하거나 존재하지 않을 수 있음을 나타내기 위해 점선을 사용하여 표현된다.
도 7a를 참조하면, 개구부(50)를 형성하기 위해 더미 게이트 스택(30)을 에칭함으로써 더미 게이트 절단 공정이 수행된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(216)으로서 도시되어 있다. 따라서, 더미 게이트 스택(30)은 개별 부분으로 분리된다. 더미 게이트 절단 공정을 수행하기 위해, 포토 레지스트(도시되지 않음)를 포함할 수 있는 에칭 마스크가 형성되고 패턴화될 수 있다. 도 7b는 도 7a에 도시된 바와 같은 기준 단면(7B-7B)으로부터 획득된 단면도를 도시한다. 더미 게이트 절단 공정에서, 더미 게이트 스택(30)은 유전체 더미 핀(25')이 노출될 때까지 이방성 공정으로 에칭된다. 결과적으로, 더미 게이트 스택(30)의 일부분이 제거된다. 따라서, 긴 더미 게이트 스택(30)은 서로 분리된 2 개의 개별 부분(30A 및 30B)으로 절단된다. 더미 게이트 스택(30)의 각각의 개별 부분은 단일 핀 FinFET 또는 다중 핀 FinFET을 형성하기 위해 1 개, 2 개 또는 그 이상의 돌출 핀(24')을 교차할 수 있다. 더미 게이트 스택(30)의 에칭 후, 에칭 마스크는 예를 들어 애싱 공정에서 제거된다.
도 7c는 도 7a에 도시된 구조물의 일부의 평면도를 도시한다. 각각의 개구부(50)는 게이트 스페이서(38)의 평행한 대향 부분인 대응하는 게이트 스페이서 부분(38A 및 38B) 사이에 형성된다. 게이트 스페이서 부분(38A 및 38B)은 개구부(50)에 노출된 측벽을 갖는다. 유전체 더미 핀(25')은 개구부(50)를 통해 드러난다.
다음으로, 개구부(50)는 도 8a에 도시된 바와 같이 게이트 격리 영역(52)을 형성하는 층/영역(52-1 및 52-2)으로 충전된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(218)으로서 도시되어 있다. 층/영역(52-1 및 52-2)은 유전체 물질로 형성될 수 있고, 따라서 이하 유전체 층/영역으로 지칭되는 반면, 이들은 비유전체 물질로 형성될 수도 있다. 유전체 층(52-1 및 52-2)은 상이한 유전체 물질 또는 상이한 밀도 값과 같은 상이한 특성을 갖는 동일한 물질로 형성된다. 유전체 층(52-1 및 52-2)은 산화물 기반 유전체 물질, 질화물 기반 유전체 물질, 산질화물 기반 유전체 물질, 산탄화물 기반 유전체 물질, 탄화물 기반 유전체 물질 등을 포함하지만 이에 제한되지 않는 동일한 그룹의 유전체 물질로부터 선택될 수 있다. 예를 들어, 유전체 층(52-1 및 52-2)은 SiN, SiON, SiOCN, SiC, SiOC, SiO2 등으로부터 선택된 물질로 형성될 수 있다. 층(52-1 및 52-2)은 또한 SiGe와 같은 비유전체 물질로 형성될 수 있다. 일부 실시예들에 따르면, 유전체 층(52-1)은 실리콘 산화물과 같은 산화물로 형성되고, 유전체 층(52-2)은 실리콘 질화물과 같은 질화물로 형성된다. 대안적인 실시예들에 따르면, 유전체 층(52-1 및 52-2)은 실리콘 산화물과 같은 동일한 물질로 형성되지만, 상이한 다공성 값, 따라서 상이한 밀도 값을 갖는다. 일부 실시예들에 따르면, 유전체 층(52-1)은 유전체 층(52-2)보다 조밀하다(다공성이 더 낮다). 또한, 유전체 층(52-1 및 52-2)은 동일한 물질로 형성될 수 있지만, 상이한 공정 조건을 사용하여 형성될 수 있다. 예를 들어, 유전체 층(52-1) 및 유전체 층(52-2)은 각각 고온 및 저온을 사용하여 형성될 수 있다. 예를 들어, 유전체 층(52-1) 및 유전체 층(52-2)이 실리콘 산화물로 형성되는 경우, 고온은 약 400 ℃ 내지 약 600 ℃의 범위에 있을 수 있고, 저온은 약 200 ℃ 내지 약 400 ℃의 범위에 있을 수 있다. 또한, 고온은 약 50 ℃보다 큰 차이만큼 저온보다 높을 수 있고, 그 차이는 약 50 ℃ 내지 약 300 ℃의 범위에 있을 수 있다. 실리콘 산화물 이외의 다른 물질이 사용되는 경우, 고온 및 저온 범위는 실리콘 산화물의 것과 상이할 수 있다. 대안적인 실시예들에 따르면, 도 24에 도시된 바와 같이, 게이트 격리 영역(52)은 3 개, 4 개, 5 개 등과 같은 2 개 이상의 층을 포함할 수 있으며, 최대 10 개의 층이 있을 수 있다. 상이한 물질 또는 동일한 물질로 형성되는지 여부에 관계없이, 유전체 층(52-1 및 52-2)은, 예를 들어, X 선 회절, 투과 전자 현미경(Transmission electron microscopy;　TEM) 등을 사용하여 서로 구별될 수 있다.
도 8ba 및 도 8bb는 게이트 격리 영역(52)을 형성하기 위한 공정을 도시한다. 일부 실시예들에 따르면, 도 8ba에 도시된 바와 같이, 유전체 층(52-1)은 컨포멀 증착 방법을 사용하여 형성되고, 따라서 수직 부분의 두께(T2)(도 8bb)는 수평 부분의 두께(T1)에 가깝다(예를 들어, 약 20 % 미만의 두께 차이를 가짐). 일부 실시예들에 따르면, 유전체 층(52-1)은 원자 층 증착(Atomic Layer Deposition; ALD), 플라즈마 강화 원자 층 증착(Plasma Enhanced Atomic Layer Deposition; PEALD), 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD), 화학 기상 증착(Chemical Vapor Deposition; CVD), 플라즈마 강화 화학 기상 증착(Plasma enhanced Chemical Vapor Deposition; PECVD), 물리 기상 증착(Physical Vapor Deposition; PVD) 또는 기타 적용 가능한 증착 방법을 사용하여 형성된다. 일부 실시예들에 따라, 하위 층(예를 들어, 52-1, 또는 더 많은 층이 형성되는 경우 52-2) 각각은 약 3 Å 내지 약 500 Å 범위의 두께(T1/T2)를 가질 수 있다. 유전체 층/영역(52-2)은 유전체 층(52-1)에 의해 충전되지 않은 개구부(50)(도 7a)의 나머지 공간을 충전한다. 유전체 층(52-1 및 52-2)은 더미 게이트 스택(30A 및 30B)의 상부 표면보다 높은 일부를 갖는다.
도 8bb를 참조하면, 유전체 층(52-1 및 52-2)의 과잉 부분을 제거하기 위해 평탄화 공정이 수행되어, 게이트 격리 영역(52)을 남긴다. 더미 게이트 스택(30A 및 30B)의 상부 표면보다 높은 유전체 층(52-1 및 52-2)의 부분은 제거된다. 그 결과, 도 8c에 도시된 바와 같이, 더미 게이트 스택(30A 및 30B)이 노출된다. 한편, 일부 실시예들에 따라, ILD(48)(도 8a)가 노출될 수도 있다. 유전체 층(52-1 및 52-2)의 나머지 부분은 조합하여 이하에서는 게이트 격리 영역(52)으로 지칭되며, 여기에는 유전체 층(52-1 및 52-2)의 나머지 부분을 포함한다.
도 8c에 도시된 바와 같이, 게이트 격리 영역(52)은 각각의 더미 게이트 스택(30A 및 30B)을 서로 분리시킨다. 게이트 격리 영역(52) 및 더미 게이트 스택(30A 및 30B)은 평면도에서 세장형 스트립을 조합하여 형성하고, 세장형 스트립 각각은 게이트 스페이서(38)의 대향 부분(38A 및 38B) 사이에 있다.
그런 다음, 더미 게이트 스택(30A 및 30B)은 에칭을 통해 제거되고, 결과적인 구조물은 도 9a 및 도 9b에 도시된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(220)으로서 도시되어 있다. 일부 실시예들에 따르면, 더미 게이트 유전체(32)가 제거된다. 대안적인 실시예들에 따르면, 더미 게이트 유전체(32)는 이 공정 동안 제거되지 않으며, 더미 게이트 전극(34)의 제거 이후에 노출된다. 따라서, 도 9b 및 도 10에서, 더미 게이트 유전체(32)는 각각의 구조물에 존재하거나 존재하지 않을 수 있음을 나타내기 위해 점선으로 도시되어 있다. 이들 실시예들에서, 더미 게이트 유전체(32)는 도 11a 및 도 11b에 도시된 공정에서 유전체 층(52-2)이 에칭될 때 제거될 수 있거나, 또는 도 11a 및 도 11b에 도시된 공정 후에 그리고 대체 게이트 형성 전에 제거될 수 있다. 제거된 더미 게이트 전극(34)(및 가능하면 더미 게이트 유전체(32))에 의해 남겨진 공간에 개구부(54A 및 54B)가 형성된다. 도 9a에 도시된 바와 같이, 각각의 개구부(54A 및 54B)는 게이트 격리 영역(52) 및 게이트 스페이서(38)에 의해 정의되고, 개구부(54A 및 54B)는 또한 게이트 격리 영역(52)에 의해 서로 분리된다. 도 9b는 도 9a의 기준 단면(9B-9B)으로부터 획득된 단면도를 도시한다. 본 개시의 일부 실시예들에 따르면, 도 9b에 도시된 바와 같이, 게이트 격리 영역(52)은 아래에 놓인 유전체 더미 핀(25')보다 넓다. 대안적인 실시예들에 따르면, 게이트 격리 영역(52)은 유전체 더미 핀(25')과 동일한 폭을 갖거나 더 좁을 수 있다.
도 10을 참조하면, 유전체 층(52-1)의 외부 측벽 부분을 제거하기 위해 제 1 에칭 공정(56)이 수행되어, 유전체 층(52-2)의 측벽이 노출된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(222)으로서 도시되어 있다. 에칭 공정은 등방성이며, 건식 에칭 또는 습식 에칭을 통해 수행될 수 있다. 에천트는 유전체 층(52-1 및 52-2)의 물질에 따라 선택되어, 에칭 선택비(ER52-1/ER52-2)는 예를 들어 약 4보다 높고, 여기서 에칭 선택비(ER52-1/ER52-2)는 유전체 층(52-2)의 에칭 속도에 대한 유전체 층(52-1)의 에칭 속도이다. 따라서, 제 1 에칭 공정(56)에서, 유전체 층(52-2)은 에칭되지 않는다.
도 11a 및 도 11b를 참조하면, 유전체 층(52-2)을 얇게 하기 위해 제 2 에칭 공정(58)이 수행되어 유전체 층(52-2)의 프로파일이 수정된다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(224)으로서 도시되어 있다. 에칭 공정은 등방성이며, 건식 에칭 또는 습식 에칭을 통해 수행될 수 있다. 에천트는 유전체 층(52-1 및 52-2)의 물질에 따라 선택되어, 에칭 선택비(ER52-2/ER52-1)(유전체 층(52-1)의 에칭 속도에 대한 유전체 층(52-2)의 에칭 속도)는 비교적 높다. 따라서, 유전체 층(52-2)은 제 1 에칭 공정(56)에서 보다 더 높은 속도로 에칭된다. 한편, 에칭 선택비(ER52-2/ER52-1)는 너무 높지 않게 유지될 수 있어서, 유전체 층(52-1)의 코너는 제 2 에칭 공정(58)에서 둥글게 될 수 있다. 일부 실시예들에 따르면, 에칭 선택비(ER52-2/ER52-1)는 약 2 내지 약 20의 범위에 있다. 본 개시의 일부 실시예들에 따르면, 더미 게이트 유전체(32)(도 10)는 도 9a 및 도 9b에 도시된 공정에서 제거되지 않은 경우, 제 2 에칭 공정(58)에서 제거될 수 있다.
일부 실시예들에 따르면, 에칭 공정(56 및 58) 중 하나가 수행될 때, 유전체 층(52-1 및 52-2)의 물질에 따라, 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, HF, NH3, NF3 및 이들의 조합으로 이루어진 그룹으로부터 선택될 수 있다. 또한, 에칭 선택비를 향상시키기 위해 N2, O2, CO2, SO2, CO, SiCl4 또는 이들의 조합과 같은 가스가 첨가될 수 있다. Ar, He, Ne 등과 같은 불활성 가스가 희석 가스(캐리어 가스)로서 첨가될 수 있다. 예를 들어, 유전체 층(52-1)이 SiN으로 형성되고 유전체 층(52-2)이 SiO2로 형성되는 실시예에서, CF4, O2 및 N2의 혼합물, NF3, O2 및 SF6의 혼합물, 또는 SF6 및 O2의 혼합물 등과 같은 불소 함유 가스가 유전체 층(52-1)을 에칭하기 위해 사용될 수 있고, NF3 및 NH3의 혼합물, HF 및 NH3의 혼합물 등이 유전체 층(52-2)을 얇게 하기 위해 사용될 수 있다. 제 1 에칭 공정(56) 및 제 2 에칭 공정(58)에서, 플라즈마 소스 전력은 약 10 와트 내지 약 3,000 와트의 범위에 있을 수 있고, 플라즈마 바이어스 전력은 약 3,000 와트보다 낮을 수 있다. 에칭 가스의 압력은 약 1 mTorr 내지 약 800 mTorr의 범위에 있을 수 있다. 에칭 가스의 유량은 약 1 sccm 내지 약 5,000 sccm의 범위에 있을 수 있다.
습식 에칭이 제 1 에칭 공정(56) 및 제 2 공정(58)에서 수행될 때, 여전히 유전체 층(52-1 및 52-2)의 물질에 따라, 대응하는 유전체 층(52-1 및 52-2)을 에칭하기 위한 각각의 에칭 용액은 HF 용액(불소(F2)가 용해된 상태), H2SO4, HCl, HBr, NH3 등 또는 이들의 조합을 포함할 수 있다. 용매는 탈이온수, 알코올, 아세톤 등을 포함할 수 있다.
대안적인 실시예들에 따르면, 상이한 에칭 화학 물질을 사용하여 2 개의 에칭 공정을 수행하는 대신에, 동일한 에칭 공정이 수행되어 유전체 층(52-1 및 52-2) 모두를 에칭할 수 있다. 에천트는 제 1 유전체 층(52-1)이 유전체 층(52-2)보다 낮은 에칭 속도를 갖도록 선택된다. 초기 단계에서, 유전체 층(52-1)의 측벽 부분은 에칭되고, 유전체 층(52-2)은 유전체 층(52-1)의 측벽 부분에 의해 보호된다. 유전체 층(52-1)의 측벽 부분이 제거된 후, 유전체 층(52-2)의 측벽이 노출되고, 유전체 층(52-1 및 52-2) 모두가 에칭된다. 유전체 층(52-2)은 유전체 층(52-1)보다 높은 에칭 속도를 갖기 때문에, 유전체 층(52-1)보다 빠르게 측 방향 리세스되어, 도 11b에 도시된 바와 같은 프로파일을 형성한다. 이들 실시예들에 따르면, 에칭 선택비(ER52-1/ER52-2)(유전체 층(52-2)의 에칭 속도에 대한 유전체 층(52-1)의 에칭 속도)는 1.0보다 작으며, 너무 높지 않고 너무 낮지 않은 특정 범위에 있도록 선택된다는 것이 이해된다. 에칭 선택비(ER52-1/ER52-2)가 너무 높으면, 게이트 격리 영역(52)의 측벽은 오목하지 않고 볼록할 것이다(도 11b에 도시된 것과 반대). 에칭 선택비(ER52-1/ER52-2)가 너무 낮으면, 유전체 층(52-2)이 관통 에칭되거나 심지어 완전히 제거될 위험이 있다. 일부 실시예들에 따르면, 에칭 선택비(ER52-1/ER52-2)는 약 0.05 내지 약 1의 범위에 있다.
유전체 층(52-1 및 52-2)은 또한 상이한 특성을 갖는 동일한 물질로 형성될 수 있다. 예를 들어, 유전체 층(52-1 및 52-2) 모두는 실리콘 산화물로 형성될 수 있으며, 유전체 층(52-2)은 유전체 층(52-1)보다 다공성이다. 따라서, 상이한 에칭 화학 물질을 사용하여 2 개의 에칭 공정을 수행하는 대신에, 동일한 에칭 공정이 수행되어 유전체 층(52-1 및 52-2) 모두를 에칭할 수 있다. 에칭 공정의 시작에서, 유전체 층(52-1)의 측벽 부분은 에칭되고, 유전체 층(52-2)은 유전체 층(52-1)의 측벽 부분에 의해 보호된다. 유전체 층(52-1)의 측벽 부분이 제거된 후, 유전체 층(52-2)의 측벽이 노출되고, 유전체 층(52-1 및 52-2) 모두가 에칭된다. 유전체 층(52-2)은 유전체 층(52-1)보다 낮은 밀도를 갖기 때문에, 유전체 층(52-2)은 유전체 층(52-1)보다 높은 에칭 속도를 갖는다. 결과적으로, 결과적인 게이트 격리 영역(52)은 또한 도 11a 및 도 11b에 도시된 바와 같은 프로파일을 갖는다.
앞서 설명된 바와 같이 유전체 층(52-1 및 52-2)의 에칭을 통해, 도 11a 및 도 11b에 도시된 바와 같은 프로파일이 형성될 수 있다. 도 11a에 도시된 바와 같이, 유전체 층(52-2)의 하부 폭, 유전체 층(52-1)의 하부 폭 및 유전체 더미 핀(25')의 상부 폭은 각각 LD1, LD2 및 LD3으로 표시된다. 일부 실시예들에 따르면, 하부 폭(LD1)은 하부 폭(LD2)보다 작다. 하부 폭(LD2)은 하부 폭(LD3)과 같거나 작을 수 있다. 게이트 격리 영역(52)의 측벽의 하부 부분은 오목한 형상을 가질 수 있다. 또한, 게이트 격리 영역(52)의 측벽의 하부 부분은 만곡되고 매끄럽다. 이 매끄럽고 오목한 프로파일은 충전하기가 어려운 언더컷이 없기 때문에, 이후 대체 게이트 형성을 용이하게 할 수 있다. 예를 들어, 점선(60)은 종래의 방법을 사용하여 형성된 게이트 격리 영역의 만곡된 하부를 나타내기 위해 그려지며, 여기서 게이트 격리 영역은 균일한 물질로 형성될 수 있다. 점선(60)은 날카로운 언더컷이 게이트 격리 영역의 에지 부분 바로 아래에 형성될 것이며, 언더컷은 대체 게이트에 의해 충전되기가 매우 어렵다는 것을 도시한다.
도 11b는 도 11a에 도시된 구조물의 평면도를 도시한다. 앞서 말한 바와 같은 에칭 공정으로 인해, 게이트 격리 영역(52)은 오목한 측벽을 갖는다. 예를 들어, 게이트 격리 영역(52)의 중간 부분은 가장 좁을 수 있는 반면, 게이트 스페이서(38)와 접촉하는 게이트 격리 영역(52)의 에지 부분은 가장 넓을 수 있다. 도 11b에서, 폭(측 방향 치수)(LD4)은 폭(LD5)보다 크고, 폭(LD5)은 폭(LD6)보다 크다. 일부 실시예들에 따르면, 폭 차이(LD4 - LD5)는 약 5 Å보다 클 수 있고, 비(LD4 - LD5)/LD4는 약 0.05보다 클 수 있으며, 약 0.05 내지 약 1의 범위에 있을 수 있다. 또한, 폭 차이(LD5 - LD6)는 약 5 Å보다 클 수 있고, 비(LD5 - LD6)/LD5는 약 0.05보다 클 수 있으며, 약 0.05 내지 약 1의 범위에 있을 수 있다.
또한, 게이트 격리 영역(52)의 측벽과 게이트 스페이서(38)의 대응하는 부분의 측벽 사이에 형성된 각도(θ)는 90도 이상이고, 90도 내지 약 160 도의 범위에 있을 수 있다. 이 직각 또는 둔각은 또한 후속 공정에서 대체 게이트의 충전을 용이하게 한다.
도 12a, 도 12b 및 도 12c는 각각 대체 게이트 스택(66A 및 66B)의 형성에서 사시도, 단면도 및 평면도를 도시한다. 각각의 공정은 도 26에 도시된 바와 같이 공정 흐름(200)에서 공정(226)으로서 도시되어 있다. 따라서, FinFET(68A 및 68B)가 형성되며, 게이트 스택(66A 및 66B)은 각각 FinFET(68A 및 68B)의 대체 게이트 스택이다. 대체 게이트 스택(66A 및 66B)은 공통 게이트 스페이서(38A 및 38B)를 공유한다. 또한, 대체 게이트 스택(66A 및 66B)은 모두 게이트 격리 영역(52)에 인접한다.
대체 게이트 스택(66A 및 66B)은 게이트 유전체(62) 및 게이트 전극(64)을 포함한다. 게이트 유전체(62)는 하프늄 산화물, 지르코늄 산화물, 란타넘 산화물 등과 같은 하이-k 유전체 물질을 포함할 수 있고, 하이-k 유전체 물질과 돌출 핀(24') 사이의 계면 층으로서 실리콘 산화물 층을 포함할 수도 있다. 본 개시의 일부 실시예들에 따르면, 게이트 전극(64)은 금속, 금속 합금, 금속 실리사이드, 금속 질화물 등으로 형성되고, TiN, TiAl, Co, Al 등으로 형성된 복수의 층을 포함하는 복합 구조물을 가질 수 있다. 각각의 금속 및 구조물은 결과적인 대체 게이트 전극(64)이 적절한 일 함수를 갖도록 선택된다. 예를 들어, 결과적인 FinFET가 n 형 FinFET인 경우, 게이트 전극(64)의 일 함수는 4.5 eV보다 낮고, 결과적인 FinFET가 p 형 FinFET인 경우, 게이트 전극(64)의 일 함수는 4.5 eV보다 높다.
도 12b는 도 12a의 기준 단면(12B-12B)으로부터 획득된 단면도를 도시한다. 도 12b에 도시된 바와 같이, 게이트 유전체(62)는 게이트 격리 영역(52)의 유전체 층(52-1 및 52-2) 모두와 접촉한다. 도 12c는 도 12a에 도시된 구조물의 평면도를 도시한다. 도 12c는 각도(θ) 및 그 상보적 각도(α)를 도시한다. 각도(α)는 90도 이상일 수 있으며, 90도 내지 약 160도의 범위에 있을 수 있다. 게이트 격리 영역(52)과 접촉하는 대체 게이트 스택(66)의 일부는 볼록한 형상을 갖기 때문에, 공극을 남기지 않고 그 안에 대체 게이트 스택(66)을 충전하는 것이 용이하다.
도 13, 도 14a, 도 14b 및 도 15 내지 도 19는 일부 실시예들에 따라 FinFET 및 게이트 격리 영역의 형성에서 중간 단계들의 단면도 및 사시도를 도시한다. 이들 실시예들은 게이트 격리 영역(52)이 유전체 더미 핀(25') 상에 랜딩하는 대신에 STI 영역(22) 상에 랜딩하는 것을 제외하고는, 이전 실시예들에서 개시된 실시예들과 유사하다. 달리 명시되지 않는 한, 이러한 실시예들(및 도 20 내지 도 25에 도시된 실시예들)의 컴포넌트들의 물질 및 형성 공정은 이전 도면들에 도시된 이전 실시예들의 동일한 참조 번호로 표시되는 동일한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 13, 도 14a, 도 14b 및 도 15 내지 도 19에 도시된 컴포넌트들의 형성 공정 및 물질에 관한 세부 사항은 이전 실시예들의 논의에서 찾을 수 있다.
도 13은 제 1 반도체 스트립(24) 및 제 2 반도체 스트립(24)을 도시하며, 연속 STI 영역(22)은 제 1 반도체 스트립(24)에서 제 2 반도체 스트립(24)으로 연장된다. 다음으로, 도 3 내지 도 6 및 도 7a에 도시된 공정이 수행된다. 도 2에 도시된 공정은 생략되고, 따라서 유전체 더미 핀이 형성되지 않는다.
도 14a는 CESL(46) 및 ILD(48) 형성 이후의 구조물을 도시한다. 또한, 더미 게이트 스택(30)을 더 짧은 부분(30A 및 30B)으로 절단하기 위해 개구부(50)가 형성된다. 도 14b는 도 14a의 기준 단면(14B-14B)으로부터 획득된 단면도를 도시한다. 개구부(50)는 STI 영역(22)까지 완전히 연장되어 더미 게이트 스택(30A)은 더미 게이트 스택(30B)으로부터 물리적으로 그리고 전기적으로 분리된다. 유전체 더미 핀(25')이 형성되지 않고 STI 영역(22)이 개구부(50)에 노출될 것이라는 점을 제외하고는, 도 14a 및 도 14b에 도시된 구조물의 평면도 형상은 본질적으로 도 7c에 도시된 것과 동일하다.
다음으로, 도 15에 도시된 바와 같이, 게이트 격리 영역(52)이 개구부(50)에 형성된다. 형성 세부 사항 및 물질은 도 8ba 및 도 8bb의 논의를 참조하여 찾을 수 있다. 다음으로, 더미 게이트 스택(30A 및 30B)이 제거되며, 더미 게이트 유전체(32)가 이때 제거되었는지의 여부에 따라, 더미 게이트 유전체(32) 또는 돌출 핀(24')이 드러난다. 결과적인 구조물이 도 16에 도시되어 있다.
도 17은 유전체 층(52-1)의 측벽 부분이 제거되고 유전체 층(52-2)의 측벽이 개구부(54A 및 54B)에 노출되는 제 1 에칭 공정(56)을 도시한다. 도 18은 도 18에 도시된 바와 같은 프로파일이 형성되도록 제 2 에칭 공정(58)을 도시한다. 폭(LD1, LD2 및 LD3)의 값 및 폭(LD1, LD2 및 LD3) 사이의 관계(예컨대, 비율)는 도 11a를 참조하여 논의된 것과 유사할 수 있으며, 여기에서 반복되지 않는다. 게이트 격리 영역(52)의 평면도 형상은 본질적으로 도 11b에 도시된 것과 동일할 수 있다. 도 19는 대체 게이트 스택(66A 및 66B)의 형성을 도시한다. 따라서, FinFET(68A 및 68B)가 형성된다.
게이트 격리 영역을 형성하는 공정은 FinFET 이외의 다른 유형의 트랜지스터의 형성에도 적용될 수 있다. 예를 들어, 공정은 평면 트랜지스터, 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터 등에 대한 더미 게이트 절단에 적용될 수 있다. 도 20 내지 도 23은 GAA 트랜지스터를 위해 게이트 격리 영역이 형성되는 예시적인 실시예들을 도시한다.
도 20을 참조하면, 2 개의 적층된 층(114 및 114')이 형성된다. 적층된 층(114 및 114') 각각은 채널 층(110) 및 희생 막(112)을 포함한다. 채널 층(110)의 총 수 및 희생 막(112)의 총 수는 1 내지 약 10의 범위에 있을 수 있고, 이를 포함할 수 있다. 채널 층(110)의 물질과 희생 막(112)의 물질은 서로 상이하다. 일부 실시예들에 따르면, 채널 층(110)은 Si, SiGe 등으로 형성되거나 이를 포함한다. 희생 막(112)은 SiGe, SiP, SiOCN, SiC 등으로 형성되거나 이를 포함할 수 있다. 적층된 층(114 및 114')은 각각의 반도체 스트립(24)과 오버랩된다. 적층된 층(114 및 114') 상에 더미 게이트 유전체(32), 더미 게이트 전극(34) 및 하드 마스크(36)를 포함하는 더미 게이트 스택(30)이 형성된다. 더미 게이트 스택(30)을 에칭함으로써 개구부(50)가 형성된다.
일부 실시예들에 따르면, 도 20에 도시된 구조물의 사시도 형상 및 평면도 형상은 본질적으로 유전체 더미 핀(25')이 형성되지 않고 돌출 핀(24')이 적층된 층(114 및 114')으로 대체되는 것을 제외하고는, 도 14a 및 도 7c에 도시된 것과 동일하다. 형성 공정은 이전 실시예들을 참조하여 고려될 수 있다.
도 21을 참조하면, 게이트 격리 영역(52)이 형성된다. 그런 다음, 더미 게이트 스택(30A 및 30B)은 제거되어, 도 22에 도시된 바와 같이 트렌치(54A 및 54B)를 초래한다. 후속 공정에서, 제 1 에칭 공정(56)(도 17) 및 제 2 에칭 공정(58)(도 18)은 게이트 격리 영역(52)의 프로파일을 수정하기 위해 수행된다. 도 22에 도시된 구조물의 평면도 형상은 도 11b에서의 돌출 핀(24')이 도 22에서와 같이 적층된 층(114)으로 대체된다는 점을 제외하고는, 도 11b에 도시된 것과 유사하다.
후속 공정에서, 희생 막(112)이 제거된 후, 채널 층(110)을 둘러싸는 게이트 유전체(62) 및 채널 층(110) 사이의 나머지 공간을 충전하는 게이트 전극(64)을 포함하는 대체 게이트(66A 및 66B)가 형성된다. 따라서, GAA 트랜지스터(68A' 및 68B')가 형성된다.
본 개시의 일부 실시예들에 따르면, 게이트 격리 영역(52)은 층(52-1 및 52-2)과 같은 2 개의 층을 포함한다. 대안적인 실시예들에 따르면, 게이트 격리 영역(52)은 3 개, 4 개, 5 개 및 최대 10 개까지의 층과 같은 더 많은 층을 포함할 수 있다. 예를 들어, 도 24는 층(52-1), 층(52-n) 및 층(52-2 내지 52-(n-1))(도시되지 않음)을 포함하는 게이트 격리 영역(52)의 평면도를 도시하며, 정수 n은 예를 들어, 2 이상, 10 이하이다. 형성 공정은 컨포멀 증착 방법을 사용하여 층(52-1 내지 52-(n-1))을 성막하는 단계, 유전체 층(52-n)을 성막하는 단계, 및 평탄화 공정을 수행하는 단계를 포함하며, 층(52-1 내지 층 52-n)의 물질은 서로 상이하다. 도 25는 게이트 격리 영역(52)이 형성된 이후의 트랜지스터(68A 및 68B)의 평면도를 도시한다. 프로파일은 도 11b를 참조하여 논의된 것과 유사하며, 게이트 격리 영역(52)의 외부 층은 각각의 내부 층보다 점점 넓어진다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
더미 게이트 스택을 형성하는 단계;
개구부를 형성하기 위해 상기 더미 게이트 스택을 에칭하는 단계;
상기 개구부 내로 연장되는 제 1 유전체 층을 성막하는 단계;
상기 개구부 내로 연장되는 제 2 유전체 층을 상기 제 1 유전체 층 상에 성막하는 단계;
상기 제 1 유전체 층 및 상기 제 2 유전체 층을 포함하는 게이트 격리 영역을 형성하기 위해 평탄화 공정을 수행하는 단계;
트렌치를 형성하기 위해 상기 게이트 격리 영역의 대향 측 상의 상기 더미 게이트 스택의 부분을 제거하는 단계;
상기 제 1 유전체 층의 측벽 부분을 제거하기 위해 제 1 에칭 공정을 수행하는 단계;
상기 제 2 유전체 층을 얇게 하기 위해 제 2 에칭 공정을 수행하는 단계; 및
상기 트렌치 내에 대체 게이트를 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 에칭 공정에서, 상기 제 1 유전체 층은 상기 제 2 유전체 층보다 높은 에칭 속도를 가지며,
상기 제 2 에칭 공정에서, 상기 제 1 유전체 층은 상기 제 2 유전체 층보다 낮은 에칭 속도를 갖는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 에칭 공정 및 상기 제 2 에칭 공정은 상기 게이트 격리 영역이 상기 트렌치에 대면하는 오목한 측벽을 갖도록 하는 것인, 방법.
실시예 4. 실시예 1에 있어서,
격리 영역으로부터 돌출하는 유전체 더미 핀을 형성하는 단계
를 더 포함하고,
상기 격리 영역은 상기 유전체 더미 핀의 대향 측 상에 있으며,
상기 게이트 격리 영역은 상기 유전체 더미 핀과 접촉하는 하부 표면을 갖는 것인, 방법.
실시예 5. 실시예 1에 있어서,
반도체 기판 내로 연장되는 얕은 트렌치 격리 영역을 형성하는 단계
를 더 포함하고,
상기 게이트 격리 영역은 상기 얕은 트렌치 격리 영역과 접촉하는 하부 표면을 갖는 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 더미 게이트 스택은 2 개의 이웃하는 반도체 핀 상에서 연장되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 더미 게이트 스택은 적층된 층 중 2 개의 이웃하는 스택 상에서 연장되고,
상기 적층된 층의 각각의 스택은 교번하는 채널 층 및 희생 막을 포함하며,
상기 방법은 상기 희생 막을 제거하는 단계를 더 포함한 것인 방법.
실시예 8. 구조물에 있어서,
제 1 반도체 영역 및 제 2 반도체 영역;
상기 제 1 반도체 영역 및 상기 제 2 반도체 영역 상의 각각의 제 1 게이트 스택 및 제 2 게이트 스택;
상기 제 1 반도체 영역과 상기 제 2 반도체 영역 사이의 유전체 영역; 및
상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이의 게이트 격리 영역
을 포함하고,
상기 게이트 격리 영역의 하부 표면은 상기 유전체 영역과 접촉하고,
상기 게이트 격리 영역의 평면도에서, 상기 게이트 격리 영역은 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택과 접촉하는 오목한 측벽을 갖는 것인, 구조물.
실시예 9. 실시예 8에 있어서,
상기 게이트 격리 영역의 대향 측 상에 있으며 상기 게이트 격리 영역과 접촉하는 제 1 게이트 스페이서 및 제 2 게이트 스페이서
를 더 포함하는 구조물.
실시예 10. 실시예 9에 있어서,
상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 각각은 또한 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택과 접촉하는 것인, 구조물.
실시예 11. 실시예 8에 있어서,
상기 게이트 격리 영역은 상기 유전체 영역과 접촉하는 하부 부분을 가지며,
상기 하부 부분의 상위 부분은 상기 하부 부분의 각각의 하위 부분보다 좁은 것인, 구조물.
실시예 12. 실시예 11에 있어서,
상기 게이트 격리 영역은 제 1 유전체 층 및 제 2 유전체 층을 포함하며,
상기 제 1 유전체 층은,
하부 부분; 및
상기 하부 부분의 대향 단부 위에 있으며 상기 대향 단부에 연결되는 2 개의 측벽 부분들
을 포함하며,
상기 제 2 유전체 층은 상기 2 개의 측벽 부분들 사이에 있는 것인, 구조물.
실시예 13. 실시예 12에 있어서,
상기 제 1 유전체 층 및 상기 제 2 유전체 층은 상이한 물질로 형성되는 것인, 구조물.
실시예 14. 실시예 12에 있어서,
상기 제 1 유전체 층 및 상기 제 2 유전체 층은 동일한 물질로 형성되고,
상기 제 2 유전체 층은 상기 제 1 유전체 층보다 더 많이 다공성인 것인, 구조물.
실시예 15. 구조물에 있어서,
제 1 게이트 스택 - 상기 제 1 게이트 스택은,
제 1 게이트 유전체; 및
상기 제 1 게이트 유전체의 제 1 하부 부분과 오버랩된 제 1 게이트 전극
을 포함함 -;
제 2 게이트 스택 - 상기 제 2 게이트 스택은,
제 2 게이트 유전체; 및
상기 제 2 게이트 유전체의 제 2 하부 부분과 오버랩된 제 2 게이트 전극
을 포함함 -;
제 1 게이트 스페이서; 및
상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이의 게이트 격리 영역
을 포함하고,
상기 게이트 격리 영역은,
하부 부분을 포함하는 제 1 유전체 층, 및 상기 하부 부분의 대향 단부 위에 있으며 상기 대향 단부에 연결되는 2 개의 측벽 부분들 - 상기 제 1 유전체 층은 상기 제 1 게이트 스택과의 제 1 계면 및 상기 제 1 게이트 스페이서와의 제 2 계면을 형성하고, 상기 제 1 계면과 상기 제 2 계면은 예각을 형성함 - ; 및
상기 2 개의 측벽 부분들 사이의 제 2 유전체 층
을 포함하는 것인, 구조물.
실시예 16. 실시예 15에 있어서,
제 2 게이트 스페이서
를 더 포함하며,
상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 둘다는 상기 게이트 격리 영역과 접촉하는 것인, 구조물.
실시예 17. 실시예 15에 있어서,
상기 제 1 유전체 층과 상기 제 2 유전체 층은 상이한 물질로 형성되는 것인, 구조물.
실시예 18. 실시예 15에 있어서,
상기 제 1 유전체 층과 상기 제 2 유전체 층은 동일한 물질로 형성되고, 상이한 밀도 값을 갖는 것인, 구조물.
실시예 19. 실시예 15에 있어서,
상기 제 1 유전체 층과 상기 제 2 유전체 층 둘다는 상기 제 1 게이트 스택과 상기 제 2 게이트 스택 둘다와 접촉하는 것인, 구조물.
실시예 20. 실시예 15에 있어서,
상기 제 1 유전체 층과 상기 제 2 유전체 층 사이의 제 3 유전체 층
을 더 포함하는 구조물.

Claims (10)

  1. 방법에 있어서,
    격리 영역 외부로 돌출하는 유전체 더미 핀을 형성하는 단계 - 상기 격리 영역은 상기 유전체 더미 핀의 대향 측 상에 있음 -;
    상기 유전체 더미 핀 상에 더미 게이트 스택을 형성하는 단계;
    개구부를 형성하기 위해 상기 더미 게이트 스택을 에칭하는 단계;
    상기 개구부 내로 연장되는 제 1 유전체 층을 성막하는 단계;
    상기 개구부 내로 연장되는 제 2 유전체 층을 상기 제 1 유전체 층 상에 성막하는 단계;
    상기 제 1 유전체 층 및 상기 제 2 유전체 층을 포함하는 게이트 격리 영역을 형성하기 위해 평탄화 공정을 수행하는 단계 - 상기 게이트 격리 영역은 상기 유전체 더미 핀과 접촉하는 하부 표면을 가짐 -;
    트렌치를 형성하기 위해 상기 게이트 격리 영역의 대향 측 상의 상기 더미 게이트 스택의 부분을 제거하는 단계;
    상기 제 1 유전체 층의 측벽 부분을 제거하기 위해 제 1 에칭 공정을 수행하는 단계;
    상기 제 2 유전체 층을 얇게 하기 위해 제 2 에칭 공정을 수행하는 단계; 및
    상기 트렌치 내에 대체 게이트를 형성하는 단계
    를 포함하는 방법.
  2. 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장하는 격리 영역;
    상기 격리 영역 사이에 있고, 상기 격리 영역의 상부 표면보다 높게 돌출된 유전체 더미 핀;
    상기 유전체 더미 핀의 대향 측 상에 있는 제 1 반도체 영역 및 제 2 반도체 영역;
    상기 제 1 반도체 영역 및 상기 제 2 반도체 영역 상의 각각의 제 1 게이트 스택 및 제 2 게이트 스택; 및
    상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이의 게이트 격리 영역
    을 포함하고,
    상기 게이트 격리 영역의 하부 표면은 상기 유전체 더미 핀의 상부 표면과 접촉하는 것인, 구조물.
  3. 제 2 항에 있어서,
    상기 게이트 격리 영역은 유전체 영역과 접촉하는 하부 부분을 가지며,
    상기 하부 부분의 상위 부분은 상기 하부 부분의 각각의 하위 부분보다 좁은 것인, 구조물.
  4. 제 3 항에 있어서,
    상기 게이트 격리 영역은 제 1 유전체 층 및 제 2 유전체 층을 포함하며,
    상기 제 1 유전체 층은,
    하부 부분; 및
    상기 하부 부분의 대향 단부 위에 있으며 상기 대향 단부에 연결되는 2 개의 측벽 부분들
    을 포함하며,
    상기 제 2 유전체 층은 상기 2 개의 측벽 부분들 사이에 있는 것인, 구조물.
  5. 구조물에 있어서,
    제 1 게이트 스택 - 상기 제 1 게이트 스택은,
    제 1 게이트 유전체; 및
    상기 제 1 게이트 유전체의 제 1 하부 부분과 오버랩된 제 1 게이트 전극
    을 포함함 -;
    제 2 게이트 스택 - 상기 제 2 게이트 스택은,
    제 2 게이트 유전체; 및
    상기 제 2 게이트 유전체의 제 2 하부 부분과 오버랩된 제 2 게이트 전극
    을 포함함 -;
    제 1 게이트 스페이서; 및
    상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이의 게이트 격리 영역
    을 포함하고,
    상기 게이트 격리 영역은,
    하부 부분 및 상기 하부 부분의 대향 단부 위에 있으며 상기 대향 단부에 연결되는 2 개의 측벽 부분들을 포함하는 제 1 유전체 층 - 상기 제 1 유전체 층은 상기 제 1 게이트 스택과의 제 1 계면 및 상기 제 1 게이트 스페이서와의 제 2 계면을 형성하고, 상기 제 1 계면과 상기 제 2 계면은 예각을 형성함 - ; 및
    상기 2 개의 측벽 부분들 사이의 제 2 유전체 층 - 상기 제 1 유전체 층과 상기 제 2 유전체 층은 동일한 물질로 형성되고 상이한 밀도 값을 가짐 -
    을 포함하는 것인, 구조물.
  6. 제 5 항에 있어서,
    제 2 게이트 스페이서
    를 더 포함하며,
    상기 제 1 게이트 스페이서와 상기 제 2 게이트 스페이서 둘다는 상기 게이트 격리 영역과 접촉하는 것인, 구조물.
  7. 제 5 항에 있어서,
    상기 제 1 유전체 층과 상기 제 2 유전체 층은 상이한 물질로 형성되는 것인, 구조물.
  8. 제 5 항에 있어서,
    상기 제 2 유전체 층은 상기 제 1 유전체 층보다 높은 다공성 값을 갖는 것인, 구조물.
  9. 제 5 항에 있어서,
    상기 제 1 유전체 층과 상기 제 2 유전체 층 둘다는 상기 제 1 게이트 스택과 상기 제 2 게이트 스택 둘다와 접촉하는 것인, 구조물.
  10. 제 5 항에 있어서,
    상기 제 1 유전체 층과 상기 제 2 유전체 층 사이의 제 3 유전체 층
    을 더 포함하는 구조물.
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