KR20200002570A - 산화 방지층으로서 질소 함유층을 형성하는 방법 - Google Patents

산화 방지층으로서 질소 함유층을 형성하는 방법 Download PDF

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Abstract

방법은 웨이퍼 상에 실리콘층을 형성하는 단계와, 상기 실리콘층과 접촉하는 산화물층을 형성하는 단계와, 상기 산화물층이 형성된 후에, 암모니아(NH3)를 포함하는 분위기에서 상기 웨이퍼를 어닐링하여 상기 실리콘층과 상기 산화물층 사이에, 상기 실리콘층 및 상기 산화물층과 접촉하는 유전체 배리어층을 형성하는 단계를 포함한다. 유전체 배리어층은 실리콘 및 질소를 포함한다.

Description

산화 방지층으로서 질소 함유층을 형성하는 방법{FORMING NITROGEN-CONTAINING LAYERS AS OXIDATION BLOCKING LAYERS}
<우선권 주장 및 교차 참조>
본 출원은 2018년 6월 29일에 출원한 다음의 가출원 미국 특허 출원: 출원 일련 번호 62/691,901[발명의 명칭: Forming Nitrogen-Containing Layers as Oxidation Blocking Layers]에 대해 우선권을 주장하며, 이 출원은 여기에서의 참조에 의해 본 명세서에 포함된다.
<배경>
트랜지스터는 집적 회로 내의 기본 구성 소자이다. 이전의 집적 회로의 개발에서, 평면 트랜지스터를 대체하기 위해 핀 전계효과트랜지스터(FinFET)가 형성되었다. FinFET의 형성 시에, 반도체 핀이 형성되고, 반도체 핀 상에 더미 게이트가 형성된다. 게이트 스페이서가 더미 게이트 스택의 측벽 상에 형성된다. 그런 다음 더미 게이트 스택이 제거되어 게이트 스페이서 사이에 트렌치를 형성한다. 그리고 트렌치 내에 대체 게이트가 형성된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 16은 일부 예시적인 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 중간 형성 단계의 단면도 및 사시도를 도시한다.
도 17a와 도 17b는 일부 실시형태에 따른 FinFET의 단면도를 도시한다.
도 18은 일부 실시형태에 따른 FinFET을 형성하는 공정 흐름도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
FinFET(Fin Field-Effect Transistor) 및 그것의 형성 방법을 일부 실시형태에 따라 제공한다. FinFET을 형성하는 중간 단계들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 본 개시내용의 일부 실시형태에 따르면, 암모니아 분위기의 어닐링을 통해 실리콘 질화물 단층(mono layer)이 형성된다. 실리콘 질화물 단층은 실리콘 영역과 반도체 영역 사이에 있고, 이 경우 실리콘 질화물 단층은 반도체 영역이 특히 후속 어닐 공정에서 산화되는 것을 막을 수 있는데, 이 공정 도중에 산소가 반도체 영역으로 이동하여 반도체 영역의 불리한 산화를 일으킬 수 있다.
도 1 내지 도 16과 도 17a 및 도 17b는 본 개시내용의 일부 실시형태에 따른 FinFET의 중간 형성 단계의 사시도를 도시한다. 도 1 내지 도 16과 도 17a 및 도 17b에 나타내는 공정들은 도 18에 나타내는 공정 흐름(200)으로도 개략적으로 반영된다.
도 1은 초기 구조의 사시도를 나타낸다. 초기 구조는 기판(20)을 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 기판(부분)(20-1)을 더 포함할 수 있다. 기판(20-1)은 반도체 기판일 수 있으며, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수도 있다. 기판(20-1)은 벌크 기판 또는 실리콘 온 절연체(silicon-on-insulator) 기판일 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 예시하는 영역은 p타입 핀 전계효과트랜지스터(FinFET) 등의 p타입 트랜지스터가 형성될 p타입 디바이스 영역이다. 에피택시 반도체층(20-2)이 기판(20-1)의 상부 상에 에피택셜 성장하여 기판(20)을 형성할 수 있다. 예를 들어, 에피택시 반도체층(20-2)은 실리콘 게르마늄(SiGe)으로 또는 게르마늄(실리콘은 포함하지 않음)으로 형성될 수 있다. 에피택시 반도체층(20-2) 내의 게르마늄 원자 백분율은 기판 부분(20-1) 내의 게르마늄 원자 백분율보다 높을 수 있다. 본 개시내용의 일부 실시형태에 따르면, 에피택시 반도체층(20-2)(SiGe로 형성될 경우) 내의 원자 백분율은 약 30 퍼센트 내지 약 100 퍼센트의 범위 내에 있다. 또한, 에피택시 반도체층(20-2)은 SiP, SiC, SiPC, SiGeB, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등의 III-V족 화합물 반도체로 형성될 수 있다. 에피택시 반도체층(20-2)은 예컨대 실리콘 백분율이 약 1 퍼센트 미만으로 실질적으로 실리콘이 없을 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 예시하는 영역은 p타입 FinFET 등의 p타입 트랜지스터가 형성될 p타입 디바이스 영역이다. 따라서, 에피택시 반도체층(20-2)이 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 예시하는 영역은 n타입 FinFET 등의 n타입 트랜지스터가 형성될 n타입 디바이스 영역이다. 에피택시층(20-2)은 p타입 디바이스 영역으로 연장될 수 있다. n타입 FinFET이 형성되면, 각각의 디바이스 영역은 내부에 에피택시층(20-2)이 형성되지 않을 수도 있다. p타입 디바이스 영역과 n타입 FinFET 영역은 동일한 웨이퍼 그리고 동일한 디바이스 다이 상에 있을 수 있다. 이에, 예시하는 디바이스 영역에 에피택시층(20-2)이 존재할 수도 존재하지 않을 수도 있음을 나타내기 위해 기판 부분(20-1 및 20-2) 사이에는 점선이 표시되어 있다.
패드층(22)과 마스크층(24)이 반도체 기판(20) 상에 형성될 수 있다. 패드층(22)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 패드 산화물층(22)은 열산화 공정에서 형성되며, 여기서 반도체 기판(20)의 상면층이 산화된다. 패드층(22)은 반도체 기판(20)과 마스크층(24) 사이에서 접착층(adhesion layer)으로서 기능할 수 있다. 패드층(22)은 마스크층(24)을 에칭하기 위한 에칭 정지층으로서도 기능할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 마스크층(24)은 예컨대 저압 화학적 기상 증착(LPCVD)을 사용하여 실리콘 질화물로 형성된다. 본 개시내용의 다른 실시형태에 따르면, 마스크층(24)은 실리콘의 열질화(thermal nitridation), 플라즈마 강화 화학적 기상 증착(PECVD), 또는 플라즈마 애노드 질화(plasma anodic nitridation)를 통해 형성된다. 마스크층(35)은 후속 포토리소그래피 공정 중에 하드 마스크로서 사용된다.
도 2를 참조하면, 마스크층(24)과 패드층(22)이 에칭되어 하부 반도체 기판(20)을 노출시킨다. 그래서 노출된 반도체 기판(20)이 에칭되어 트렌치(26)를 형성한다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(202)으로서 예시된다. 이웃하는 트렌치들(26) 사이의 반도체 기판(20)의 부분을 이하에서는 반도체 스트립(30)이라고 칭한다. 트렌치들(26)의 일부는 서로 평행한 스트립의 형상을 가질 수 있고(웨이퍼(100)의 평면도에서 볼 경우), 트렌치들(26)은 서로 근접하게 위치해 있다. 본 개시내용의 일부 실시형태에 따르면, 트렌치(26)의 종횡비(깊이 대 폭의 비)가 약 7보다 클 수도 있고 약 10보다 클 수도 있다. 하나의 반도체 스트립(30)이 도시되지만, 복수의 반도체 스트립이 서로 평행하게 형성될 수도 있으며, 이 경우 트렌치(26)가 복수의 반도체 스트립을 서로 분리시킨다. 에피택시 반도체층(20-2)이 형성되는 일부 실시형태에 따르면, 트렌치(26)의 바닥부는 기판 부분(20-1)과 에피택시 반도체층(20-2) 사이의 계면(23)보다 낮다. 계면(23)은 에피택시 반도체층(20-2)의 바닥면이기도 하다.
도 3을 참조하면, 본 개시내용의 일부 실시형태에 따라 실리콘층(32)이 퇴적된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(204)으로서 예시된다. 퇴적은 화학적 기상 증착(CVD) 등의 등각 퇴적 방법을 통해 행해질 수 있다. 실리콘층(32)은 게르마늄, 탄소 등의 다른 원소가 없거나 실질적으로 없을 수 있다. 예를 들어, 실리콘층(32) 내의 실리콘의 원자 백분율은 약 95 퍼센트보다 높을 수 있다. 실리콘층(32)은 예컨대 퇴적 공정에서 온도 및 성장률을 조절함으로써, 달성될 수 있는 결정질 실리콘층 또는 폴리실리콘층으로서 형성될 수 있다. 실리콘층(32)은 두께가 약 10 Å보다 클 수 있으며, 그래서 후속 공정에서 효과적인 질소 차단층으로서 역할할 수 있다. 실리콘층(32)의 두께는 약 10 Å 내지 약 20 Å의 범위 내에 있을 수 있다.
이전 단계에서 에피택시층(20-2)이 형성되면, 실리콘층(32)이 형성된다. 에피택시층(20-2)이 형성되지 않고 반도체 스트립(30) 전체가 실리콘으로 형성되는 영역에는, 실리콘층(32)이 형성될 수도 형성되지 않을 수도 있다(반도체 스트립(30) 자체가 실리콘으로 형성되기 때문이다). 도 3에서는, 다양한 실시형태에 따라 실리콘층(32)이 형성될 수도 형성되지 않을 수도 있음을 나타내기 위해 실리콘층(32)을 점선으로 표시한다.
그런 다음 산소 함유 유전체층(산화물층일 수도 있음)(34)이 실리콘층(32) 상에 퇴적된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(206)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 산소 함유 유전체층(34)은 실리콘 산화물(SiO2)로 형성된다. 본 개시내용의 다른 실시형태에 따르면, 산소 함유 유전체층(34)은 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 실리콘 산탄질화물( SiOCN) 등으로 형성된다. 형성 방법은 원자층 퇴적(ALD), CVD 등의 등각 퇴적 방법을 포함할 수 있다. 산소 함유 유전체층(34)의 두께는, 후속 어닐 공정에서 질소 원자가 산소 함유 유전체층을 침투할 수 있을 정도로 얇지만, 질소 원자의 배리어로서 기능하기에 여전히 두꺼운 것이 선택되어, 질소 원자가 후속 공정에서 산소 함유 유전체층(34)과 실리콘층(32) 사이에 축적될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 산소 함유 유전체층(34)의 두께는 약 15 Å 내지 약 50 Å의 범위 내에 있다. 산소 함유 유전체층(34)의 두께가 이 범위를 벗어나면, 산소 함유 유전체층(34)은 질소 원자를 침투시키지 못하거나 층(32 및 34) 사이에 축적되는 질소 원자를 목표 두께로 유지할 수 없다.
도 4는 산소 함유 유전체층(34)과 실리콘층(32) 사이에 (제1) 유전체 배리어층(36)이 형성되는 것을 예시한다. 본 개시내용의 일부 실시형태에 따르면, 이것의 형성은 암모니아(NH3) 함유 분위기에서 웨이퍼(10)를 열처리함으로써 달성된다. 본 개시내용의 일부 실시형태에 따르면, 이것의 형성은 N2, N2H2 등을 함유한 분위기에서 웨이퍼(10)를 열처리함으로써 달성된다. 그 분위기는 공정 챔버일 수 있다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(208)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, NH3의 압력은 약 0.5 torr 내지 약 10 torr의 범위 내에 있다. 열처리 온도는 약 500℃ 내지 약 700℃의 범위 내에 있을 수 있고, 처리 시간은 약 20분 내지 약 40분의 범위 내에 있을 수 있다. 본 개시내용의 다른 실시형태에 따르면, 열처리 온도는 약 900℃ 내지 약 1,100℃의 범위 내에 있고, 처리 시간은 약 1 밀리초 내지 약 5 밀리초의 범위 내에 있을 수 있다. 열처리 중에는, 플라즈마가 생성되지 않기 때문에, 플라즈마가 없는 분위기에서 열처리가 수행된다.
NH3 함유 분위기에서의 처리의 결과로, NH3 중의 질소 원자가 산소 함유 유전체층(34)을 침투한다. 산소 함유 유전체층(34) 내의 산소는 질소 원자가 산소 함유 유전체층(34)을 투과할 수 있게 한다. NH3 중의 질소 원자가 산소 함유 유전체층(34)을 침투한 후에, 침투된 질소 원자는 질소에 대한 효과적인 차단층인 실리콘층(32)에 의해 차단된다. 따라서 질소 원자가 산소 함유 유전체층(34)과 실리콘층(32) 사이에 축적되어 유전체 배리어층(36)을 형성한다. 본 개시내용의 일부 실시형태에 따르면, 실리콘 및 질소 함유 유전체 배리어층(36)은 실리콘, 질화물, 및 가능하게는 탄소 및 산소를 포함한다. 유전체 배리어층(36)은 산소 함유 유전체층(34)이 실리콘층(32)과 접촉하는, 즉 둘 다 존재하는 등각층 또는 실질적 등각층으로서 형성될 수 있다. 유전체 배리어층(36) 내의 질소 원자 백분율은 약 30 퍼센트보다 클 수 있고, 약 40 퍼센트 내지 약 70 퍼센트의 범위 내에 있을 수 있다. 유전체 배리어층(36)은 내부에 소량의 수소, 산소 및 탄소(예컨대 합쳐서 약 20 원자 백분율 미만)를 포함할 수도 있다. 유전체 배리어층은 피크 질소 원자 백분율을 갖는 중간 부분 및 중간 부분의 양측 상의 대향 측부분을 가질 수 있으며, 양측 부분은 중간 부분보다 점진적으로 감소하는 질소 원자 퍼센트를 갖는다. 따라서, 중간 부분으로부터 실리콘층(32)을 향하는 방향으로, 유전체 배리어층(36) 내의 질소 및 산소의 원자 백분율은 점진적으로 감소하고, 실리콘의 원자 백분율은 점진적으로 증가한다. 중간 부분(질소의 피크)으로부터 산소 함유 유전체층(34)을 향하는 방향으로, 유전체 배리어층(36) 내의 산소의 원자 백분율은 점진적으로 증가하고, 실리콘 및 질소의 원자 백분율은 점진적으로 감소한다. 일부 실시형태에 따르면, 층(32, 34 및 36) 내의 탄소 백분율은 서로 비슷하다.
유전체 배리어층(36)의 두께는 산소 함유 유전체층(34)의 조성 및 두께 등의 다양한 인자에 의해 영향을 받는다. 예를 들어, 산소 함유 유전체층(34)이 두꺼울수록 유전체 배리어층(36)도 두꺼울 수 있다. 그러나, 더 두꺼운 유전체 배리어층(36)은 더 긴 처리 시간 및/또는 더 높은 처리 온도에 의해 형성된다. 본 개시내용의 일부 실시형태에 따르면, 유전체 배리어층(36)의 두께는 약 1 Å 내지 약 10 Å의 범위 내에 있다. 따라서, 유전체 배리어층(36)의 두께를 원하는 범위 내에 두기 위해, 적절한 두께의 산소 함유 유전체층(34)이 채용된다. 또한, 공정 인자(및 조건)의 세트를 찾아서 최종 유전체 배리어층(36)의 두께를 원하는(목표) 범위 내로 두기 위하여, 공정 조건/인자(층(34)의 두께, 어닐링 시간 및 어닐링 온도 등)의 상이한 조합을 사용하여 샘플 웨이퍼에 대해 실험이 행해질 수 있다. 유전체 배리어층(36)의 원하는 두께 및 그 효과는 다음 단락에서 논의된다. 유전체 배리어층(36)의 두께는 실리콘층(32)의 두께 및 산소 함유 유전체층(34)의 두께를 합한 것보다 작을 수 있다. 또한, 실리콘층(32)의 두께는 산소 함유 유전체층(34)의 두께보다도 작을 수 있다.
처리의 초기 단계에서, NH3 함유 분위기로부터 다수의 질소 원소가 실리콘층(32)으로 확산된다. 질소 원자가 축적된 후에는, 점점 더 많은 질소 원자가 축적된 유전체 배리어층(36)으로부터 NH3 함유 분위기 쪽으로 다시 확산된다. 처리 시간이 충분히 길 때에는, 평형(equilibrium)이 이루어지고, 어닐링이 연장되더라도 유전체 배리어층(36)의 두께는 실질적으로 변하지 않고 유지된다.
그런 다음, 유전체 재료(40)가 형성되어 트렌치(26)의 잔여부를 충전하고 이어서 평탄화되어, 도 5에 도시하는 구조를 형성한다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(210)으로서 예시된다. 유전체 재료(40)의 형성 방법은, FCVD(Flowable Chemical Vapor Deposition), 스핀온 코팅, CVD, ALD, HDPCVD(High-Density Plasma Chemical Vapor Deposition), LPCVD(Low Pressure CVD) 등에서 선택될 수 있다.
FCVD가 사용되는 일부 실시형태에 따르면, 실리콘 및 질소 함유 전구체(예컨대, 트리실릴아민(TSA) 또는 디실릴아민(DSA))가 사용되며, 따라서 그 결과로 형성된 유전 재료(40)는 유동성이 있다. 본 개시내용의 다른 실시형태에 따르면, 유동성 유전체 재료(40)는 알킬아미노 실란계 전구체를 사용하여 형성된다. 퇴적 중에, 유동성 산화물을 형성하기 위한 가스 전구체를 활성화시키기 위해 플라즈마가 턴온된다. 유전체 재료(40)가 형성된 후에, 어닐링/경화 공정이 수행되어, 유동성 유전체 재료(40)를 고체 유전체 재료로 변화시킨다. 응고된 유전체 재료는 유전체 재료(40)로도 지칭된다.
본 발명의 일부 예시적인 실시형태에 따르면, 어닐링은 산소 함유 분위기에서 수행된다. 어닐링 온도는 약 200℃보다 높을 수 있는데, 예컨대 약 200℃ 내지 약 700℃ 사이의 온도 범위 내에 있을 수 있다. 열 처리 중에, 웨이퍼(10)가 배치되어 있는 처리 챔버 내로 산소 함유 처리 가스가 도입된다. 산소 함유 공정 가스는 산소(O2), 오존(O3) 또는 이들의 조합을 포함할 수 있다. 스팀(H2O)도 사용할 수 있다. 열처리의 결과로서, 유전체 재료(40)는 경화되고 응고된다. 그 결과의 유전체 재료(40)는 산화물일 수 있다. 유전체 재료(40)의 상면을 평탄하게 하기 위해 CMP(Chemical Mechanical Polish) 공정 또는 기계적 연삭 공정 등의 평탄화 공정이 행해질 수 있다. 평탄화 공정에서, 하드 마스크(24)가 정지층으로서 사용될 수 있다.
유전체 재료(40)의 경화 시에, 산소가 유전체 재료(40)로부터 반도체 스트립(30)으로 이동하여, 반도체 스트립(30)의 외측 부분을 산화시킬 수 있다. 이에 반도체 스트립(30)의 바람직하지 않는 박막화를 초래한다. 본 개시내용의 일부 실시형태에 따르면, 유전체 배리어층(36)은 산소의 차단층으로서 형성되어 산소가 반도체 스트립(30)에 닿는 것을 막는다. 유전체 배리어층(36)이 두꺼울수록 산소 차단에 더 효과적이다. 한편, 유전체 배리어층(36)이 두꺼울수록 반도체 스트립(30) 및 기판(20)의 하부에서 더 많은 전하를 끌어당겨, 실리콘층(32) 및 그 층의 기판(20) 및 반도체 스트립(30)에 인접한 부분에 더 많은 전하가 축적되게 된다. 전하 축적층은 누설 전류 채널을 형성한다. 따라서, 유전체 배리어층(36)은 너무 두꺼우면 안 된다. 누설 전류의 불리한 증가를 초래하지 않고서 산소 차단의 효과의 균형을 맞추기 위해, 유전체 배리어층(36)의 두께는 약 1 Å 내지 약 10 Å의 범위 내에서 선택될 수 있다.
본 개시내용의 일부 실시형태에 따르면, 산소 함유 유전체층(34)과 유전체 배리어층(36)의 조합은 누설 감소 및 (유전체 배리어층(36)에 의한)산화 방지 둘 다에서 양호한 결과를 보여준다. 양호한 결과는 전하를 끌어 당기지 않는 산소 함유 유전체층(34)의 존재 때문이고 또한 유전체 배리어층(36)의 제한된 두께 때문이다.
다음으로, 도 6에 도시하는 바와 같이, 실리콘층(32), 유전체 배리어층(36), 및 산소 함유 유전체층(34)을 포함하는 유전체 영역이 리세싱되고, 그렇게 형성된 유전체 영역은 유전체 영역(42)으로 지칭된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(212)으로서 예시된다. 본 명세서 전체에서, 유전체 영역(42)은 격리 영역(42) 또는 STI(Shallow Trench Isolation) 영역(42)으로 다르게 지칭된다. STI 영역(42)보다 높은 반도체 스트립(30)의 부분(그리고 실리콘층(32)의 부분)은 돌출형 (반도체) 핀(44)으로 지칭된다. 본 개시내용의 일부 실시형태에 따르면, STI 영역(42)의 상면은 에피택시층(20-2)(형성되는 경우)의 바닥면(23)보다 높다. 유전체 영역의 리세싱은 건식 에칭 공정을 이용하여 행해질 수 있으며, 이 건식 에칭 공정에서는 에칭 가스로서 HF3 및 NH3를 사용한다. 본 개시내용의 다른 실시형태에 따르면, 유전체 영역의 리세싱은 습식 에칭 공정을 이용해서 행해진다. 에칭제(etching chemical)는 예컨대 HF액을 포함할 수 있다.
전술한 실시형태에서는, 임의의 적절한 방법에 의해 반도체 핀이 형성될 수 있다. 예를 들어, 반도체 핀은 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 스페이서가 형성된다. 그런 다음, 희생층이 제거되고, 이어서 잔여 스페이서 또는 맨드렐이 핀 구조를 패터닝하는데 사용될 수 있다.
도 7을 참조하면, 더미 게이트 스택(46)이 돌출형 핀(44)을 가로질러 형성된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(214)으로서 예시된다. 더미 게이트 스택(46)은 더미 게이트 유전체(48)와, 이 더 게이트 전극(48) 위의 더미 게이트 전극(50)을 포함한다. 더미 게이트 유전체(48)는 실리콘 산화물 또는 기타 유전체 재료로 형성될 수 있다. 더미 게이트 전극(50)은 예컨대 폴리실리콘 또는 비정질 실리콘을 이용해서 형성될 수 있고, 다른 재료를 이용할 수도 있다. 또한 각각의 더미 게이트 스택(46)은 더미 게이트 전극(50) 위에 하나(또는 복수의) 하드 마스크층(52)을 포함할 수 있다. 하드 마스크층(52)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(46)은 단일의 돌출형 핀 또는 복수의 돌출형 핀(44) 및/또는 STI 영역(42)에 걸쳐 있을 수 있다. 또한 더미 게이트 스택(46)은 돌출형 핀(44)의 길이 방향에 수직인 길이 방향을 갖는다. 더미 게이트 스택(46)의 형성은 더미 게이트 유전체층을 퇴적하는 단계, 더미 게이트 유전체층 위에 게이트 전극층을 퇴적하는 단계, 하드 마스크층을 퇴적하는 단계, 및 스택층을 패터닝하여 더미 게이트 스택(46)을 형성하는 단계를 포함한다.
다음으로, 도 8을 참조하면, 더미 게이트 스택(46)의 측벽 상에 게이트 스페이서(54)가 형성된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(216)으로서 예시된다. 게이트 스페이서(54)의 형성은, 블랭킷 유전체층을 퇴적하는 단계와, 이방성 에칭을 수행하여, 유전체층의 수평 부분은 제거하고 게이트 스페이서(54)를 더미 게이트 스택(46)의 측벽 상에 남기는 단계를 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(54)는 SiO2, SiOC, SiOCN 등의 산소 함유 유전체 재료(산화물)로 형성된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(54)는 또한 실리콘 질화물 등의 비산화물 유전체 재료를 포함할 수도 있다.
도 9를 참조하면, 산소 및 질소 함유층(56)을 형성하기 위해 열처리가 수행된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(218)으로서 예시된다. 이 열처리는 유전체 배리어층(36)을 형성하기 위한 처리 공정과 유사하다. 이 공정의 상세내용은 유전체 배리어층(36)을 형성하기 위한 공정의 상세내용과 사실상 동일할 수 있으므로, 여기서 반복하지 않는다. 그 결과로 형성된 실리콘 및 질소 함유층(56)의 상세내용(조성, 두께 등)도 유전체 배리어층(36)의 상세내용과 유사할 수 있다. 명세서 전체에 있어서, 실리콘 및 질소 함유층(56)은 탄소, 산소 등 다른 원소를 포함할 수 있음에도, 실리콘 질화물층(56)으로도 지칭된다. 더미 게이트 전극(50)이 폴리실리콘 또는 비정질 실리콘으로 형성되는 일부 실시형태에 따르면, 더미 게이트 전극(50)이 질소 원소를 차단하기 위한 차단층으로서 역할하기 때문에, 질소 원소를 차단하기 위한 용도로 추가 실리콘층이 형성되지 않는다. 게이트 전극(50)이 비실리콘 재료(예컨대, 비정질 탄소)로 형성되는 다른 실시형태에 따르면, 게이트 스페이서(54)의 형성 전에 더미 게이트 스택(46)의 측벽 상에 추가 실리콘층(도시 생략)이 형성된다. 따라서, 실리콘 질화물층(56)은 추가 실리콘층과 게이트 스페이서(54) 사이에 형성될 것이다. 이하의 단락에서는, 실리콘 질화물층(56)과 게이트 스페이서(54)를 합쳐서 게이트 스페이서(58)라고 지칭한다.
본 개시내용의 다른 실시형태에 따르면, 실리콘 질화물층(56)을 형성하기 위한 열처리가 생략되기 때문에, 실리콘 질화물층(56)은 형성되지 않는다.
후속 단계에서는, 더미 게이트 스택(46)과 게이트 스페이서(58)에 의해 덮이지 않는 돌출형 핀(44)의 부분을 에칭하기 위해 에칭 공정(이하, 핀 리세싱이라고 함)가 행해져서, 도 10에 도시하는 구조가 된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(220)으로서 예시된다. 돌출형 핀(44)의 리세싱은 이방성 에칭 공정을 통해 행해질 수 있으며, 따라서 더미 게이트 스택(46)과 게이트 스페이서(58) 바로 아래에 있는 돌출형 핀(44)의 부분들은 보호되어 에칭되지 않는다. 리세싱된 반도체 스트립(30)의 상면은 일부 실시형태에 따라 STI 영역(42)의 상면(42A)보다 낮을 수 있다. 따라서, STI 영역(42) 사이에 오목부(60)가 형성된다. 오목부(60)는 더미 게이트 스택(46)의 양측 상에 위치한다. 리세싱 시에, 오목부(60)의 바닥면(60A)보다 높은 실리콘층(32)의 부분도 에칭되고, 그래서 실리콘 질화물층(36)의 측벽이 노출된다. 바닥면(60A)은 계면(23)보다 더 높을 수도, 같은 높이일 수도, 또는 더 낮을 수도 있다. 따라서, 오목부(60) 바로 아래에 있는 에피택시 반도체층(20-2)의 잔여 부분이 있을 수도 없을 수도 있다.
다음으로, 오목부(60)에서 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역(62)(소스/드레인 영역)이 형성되어, 도 11의 구조가 된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(222)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 에피택시 영역(62)은 실리콘 게르마늄, 실리콘, 또는 실리콘 탄소를 포함한다. 그 결과로 형성된 FinFET가 p타입 FinFET인지 n타입 FinFET인지의 여부에 따라, p타입 또는 n타입 불순물이, 에피택시의 진행과 함께 인시츄 도핑될 수 있다. 예를 들어, 그렇게 형성된 FinFET이 p타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장할 수 있다. 반대로, 그렇게 형성된 FinFET이 n타입 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장할 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 영역(62)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층 등의 III-V족 화합물 반도체로 형성된다. 에피택시 영역(62)이 오목부(60)를 완전히 충전한 후에, 에피택시 영역(62)은 수평으로 확장되기 시작하고, 패싯이 형성될 수 있다.
에피택시 단계 후에, 에피택시 영역(62)은 도면부호 62을 이용해서 또한 표시하는 소스 및 드레인 영역을 형성하기 위해 p타입 또는 n타입 불순물이 추가 주입될 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 중에 에피택시 영역(62)이 p타입 또는 n타입 불순물로 인시츄 도핑될 경우 주입 공정은 생략된다.
본 개시내용의 다른 실시형태에 따르면, 돌출형 핀(44)을 리세싱하고 소스/드레인 영역(62)을 재성장시키는 것 대신에, 클래딩 소스/드레인 영역이 형성된다. 이들 실시형태에 따르면, 도 9에 도시하는 돌출형 핀(44)은 리세싱되지 않고, 에피택시 영역(도시 생략)이 돌출형 핀(44) 상에 성장한다. 에피택시 영역의 재료는 결과적인 FinFET가 p타입인지 또는 n타입인지에 따라, 도 11에 도시하는 에피택시 반도체 재료(62)의 재료와 유사할 수도 있다. 따라서, 소스/드레인 영역(62)은 돌출형 핀(44)과 에피택시 영역을 포함한다. n타입 불순물 또는 p타입 불순물을 주입하기 위해 주입이 수행될 수도 (또는 수행되지 않을 수도) 있다.
도 12는 CESL(Contact Etch Stop Layer)(66) 및 ILD(Inter-Layer Dielectric)(68)의 형성 후의 구조의 사시도를 나타낸다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(224)으로서 예시된다. CESL(66)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. CESL(66)은 예컨대 ALD 또는 CVD 등의 등각 퇴적 방법(conformal deposition method)을 이용하여 형성될 수 있다. ILD(68)은 예컨대 FCVD, 스핀온 코팅, CVD, 또는 다른 퇴적 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(68)은 또한 TEOS(Tetra Ethyl Ortho Silicate) 산화물, 플라즈마 강화 CVD(PECVD) 산화물(SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등의 실리콘 산화물계 재료일 수 있는 산소 함유 유전체 재료로 형성될 수도 있다. ILD(68), 더미 게이트 스택(46), 및 게이트 스페이서(58)의 상면들을 서로 같은 높이가 되게 CMP(Chemical Mechanical Polish) 공정 또는 기계적 연삭 공정 등의 평탄화 공정이 행해진다. ILD(68)의 형성 시에, 어닐 공정이 채택될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 실리콘 질화물층(56)은 산소가 돌출형 핀(44)(도 12에서는 볼 수 없음, 도 6과 도 7 참조)을 침투하여 닿는 것을 막기 위한 차단층으로서 역할한다.
이어서, 하드 마스크층(52), 더미 게이트 전극(50) 및 더미 게이트 유전체(48)를 포함하는 더미 게이트 스택(46)이 하나 또는 복수의 에칭 공정으로 에칭되어, 도 13에 도시하는 바와 같이, 게이트 스페이서(58)의 양측 부분 사이에 트렌치(70)가 형성된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(226)으로서 예시된다. 에칭 공정은 예컨대 건식 에칭을 이용하여 수행될 수 있다. 플라즈마도 에칭 공정에서 턴온될 수 있다. 에칭 가스는 에칭될 재료에 따라 선택된다. 예를 들어, 하드 마스크(36)가 실리콘 질화물을 포함할 경우, 에칭 가스는 CF4/O2/N2, NF3/O2, SF6, 또는 SF6/O2 등의 불소 함유 공정 가스를 포함할 수 있다. 더미 게이트 전극(50)은 C2F6, CF4, SO2을, HBr, Cl2, 및 O2의 혼합물을, 그리고, HBr, Cl2, O2, 및 CF2의 혼합물 등을 이용하여 에칭될 수 있다. 더미 게이트 유전체(48)는 NF3 및 NH3의 혼합물 또는 HF 및 NH3의 혼합물을 이용하여 에칭될 수 있다. 실리콘층이 더미 게이트 스택(46)의 측벽 상에 형성되면, 실리콘층도 제거된다.
더미 게이트 스택(46)의 에칭 결과로, 실리콘 질화물층(56)이 트렌치(70)에 노출된다. 에칭 공정 시에, 실리콘 질화물층(56)은 예컨대 약 1 Å 내지 약 5 Å의 범위 내의 두께로 박막화될 수 있다. 오리지널 실리콘 질화물층(56)이 더미 게이트 스택(46)의 제거 전에 매우 얇은 일부 실시형태에 따르면, 실리콘 질화물층(56)도 에칭 결과로 제거될 수 있고, 그에 따라 게이트 스페이서(54)의 측벽이 트렌치(70)에 노출된다. 질소 백분율이 높은 실리콘 질화물층(56)은 더미 게이트 스택(46)의 에칭에 사용되는 플라즈마로 인한 손상에 대해 더욱 내성이 있다.
다음으로, 도 14를 참조하면, 게이트 유전체(74)와 게이트 전극(76)을 포함하는 (대체) 게이트 스택(72)이 형성된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(228)으로서 예시된다. 게이트 스택(72)의 형성은, 복수의 층을 형성/퇴적한 다음에, CMP 공정 또는 기계적 연삭 공정 등의 평탄화 공정을 수행하는 것을 포함한다. 게이트 유전체(74)가 트렌치(70) 내로 연장된다(도 13). 본 개시내용의 일부 실시형태에 따르면, 게이트 유전체(74)는 하위부로서 계면층(IL)(78)(도 17a와 도 17b)을 포함한다. IL(78)은 돌출형 핀(44)의 노출면 상에 형성된다. IL(78)은 실리콘 산화물층 등의 산화물층을 포함할 수 있으며, 돌출형 핀(44)의 열산화, 화학적 산화 공정 또는 퇴적 공정을 통해 형성된다. 게이트 유전체(74)는 IL(78) 위에 형성된 하이-k(high-k) 유전체층(80)(도 17b)도 포함할 수 있다. 하이-k 유전체층(80)은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등의 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료의 유전상수(k 값)은 3.9보다 큰데, 약 7.0보다 클 수도 있다. 하이-k 유전체층(80)은 등각층으로서 형성되고 돌출형 핀(44)의 측벽과 게이트 스페이서(58)의 측벽 상에서 연장된다. 본 개시내용의 일부 실시형태에 따르면, 하이-k 유전체층(80)은 ALD 또는 CVD를 이용하여 형성된다.
다시 도 14를 참조하면, 게이트 전극(76)이 유전체(74)의 상부 상에 형성되어, 제거된 더미 게이트 스택에 의해 남겨진 트렌치의 잔여부를 충전한다. 도 14에는 게이트 유전체(76)의 서브층들이 별도로 도시되지는 않지만, 사실상 서브층들은 조성 차이 때문에 서로 구별될 수 있다. 적어도 하부 서브층들의 퇴적은 ALD 또는 CVD 등의 등각 퇴적 방법을 이용하여 수행되어, (각각의 서브층의) 게이트 전극(76)의 수직 부분의 두께 및 수평 부분의 두께는 실질적으로 서로 같다.
게이트 전극(76)은, 티탄 실리콘 질화물(TSN)층, 탄탈 질화물(TaN)층, 티탄 질화물(TiN)층, 티탄 알루미늄(TiAl)층, 추가 TiN 및/또는 TaN층, 및 충전용 금속을 포함하나 이들에 제한되지 않는 복수의 층을 포함할 수 있다. 이들 층 중 일부는 각각의 FinFET의 일함수를 규정한다. 또한, p타입 FinFET의 금속층과 n타입 FinFET의 금속층은 금속층의 일함수가 각각의 p타입 또는 n타입 FinFET에 적합할 수 있도록 서로 상이할 수도 있다. 충전용 금속은 알루미늄, 구리, 또는 텅스텐을 포함할 수 있다.
다음으로, 도 15에 도시하는 바와 같이, 하드 마스크(82)가 형성된다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크(82)의 형성은 에칭을 통해 대체 게이트 스택(72)을 리세싱하여 오목부를 형성하는 단계와, 오목부에 유전체 재료를 충전하는 단계와, 평탄화를 수행하여 유전체 재료의 과량 부분을 제거하는 단계를 포함한다. 유전체 재료의 잔여부가 하드 마스크(82)이다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크(82)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등으로 형성된다.
도 16은 컨택 플러그를 형성하기 위한 후속 단계를 나타낸다. 소스/드레인 영역(62)을 드러내기 위해 ILD(68) 및 CESL(66) 내부를 에칭함으로써 먼저 컨택 개구부가 형성된다. 그런 다음 실리사이드 영역(84) 및 소스/드레인 컨택 플러그(86)가 형성되어 ILD(68) 및 CESL(66)로 연장된다. 각각의 공정은 도 18에 도시한 공정 흐름의 공정(230)으로서 예시된다. 실리사이드 영역(84)이 확장되는 위치에 따라, 실리콘 질화물층(36)의 상부 엣지가 실리사이드 영역(84)과 접촉할 수도 또는 소스/드레인 컨택 플러그(86)와 접촉할 수도 있다. 한편, 실리콘 질화물층(36)의 상부 엣지는 소스/드레인 영역(62)과 접촉할 수도 있다.
후속 단계에서는, 도 17a에 도시하는 바와 같이, 에칭 정지층(88)이 형성되고 이어서 ILD(90)이 형성된다. 도 17a는 도 16의 A-A 선을 포함하는 동일 평면으로부터 취득된 단면도를 나타낸다. 본 개시내용의 일부 실시형태에 따르면, 에칭 정지층(88)은 SiN, SiCN, SiC, SiOCN, 또는 기타 유전체 재료로 형성된다. 형성 방법은 PECVD, ALD, CVD 등을 포함할 수 있다. ILD(90)의 재료는 ILD(68)를 형성하기 위한 동일한 후보 재료(및 방법) 중에서 선택될 수 있으며, ILD(68 및 90)은 동일하거나 상이한 유전체 재료로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, ILD(90)은 PECVD, FCVD, 스핀온 코팅 등을 이용하여 형성되고, 실리콘 산화물(SiO2)을 포함할 수 있다.
ILD(90)과 에칭 정지층(88)이 에칭되어 개구부를 형성한다. 에칭은 예컨대 반응성 이온 에칭(RIE)을 이용하여 행해질 수 있다. 게이트 컨택 플러그(92)와 소스/드레인 컨택 플러그(94)가 개구부에 형성되어 게이트 전극(76)과 소스/드레인 컨택 플러그(86)에 각각 전기적으로 접속된다. 그래서 FinFET(96)이 형성된다.
도 17b는 도 16의 B-B 선을 포함하는 동일 평면인 다른 평면에서 취득된 FinFET(96)의 단면도를 나타내고 있다. 도 17b는 다른 피처에 대한 실리콘 질화물층(34 및 56)을 도시하고 있다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 실리콘 질화물층을 형성함으로써, 산소가 핀에 닿아 핀을 산화시키는 것을 막는 실리콘 질화물층의 바람직한 특징이 달성된다. 한편, 실리콘 질화물층이 매우 얇기 때문에 누설 전류의 불리한 증가를 초래하지 않는다. 박막의 실리콘 질화물층과 산화물층이 함께, 내산화성이 우수하고 누설을 방지하는 배리어를 형성한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 웨이퍼 상에 실리콘층을 형성하는 단계와, 상기 실리콘층과 접촉하는 산화물층을 형성하는 단계와, 상기 산화물층이 형성된 후에, 암모니아(NH3)를 포함하는 분위기에서 상기 웨이퍼를 어닐링하여 상기 실리콘층과 상기 산화물층 사이에, 상기 실리콘층 및 상기 산화물층과 접촉하는 유전체 배리어층을 형성하는 단계를 포함한다. 상기 유전체 배리어층은 실리콘 및 질소를 포함한다. 일 실시형태에 따르면, 상기 유전체 배리어층을 형성하는 단계는 암모니아(NH3)를 포함하는 분위기에서 상기 웨이퍼를 어닐링하는 단계를 포함한다. 일 실시형태에 따르면, 상기 어닐링은 약 500℃ 내지 약 700℃의 범위 내의 온도에서, 약 20분 내지 약 40분의 범위 내의 어닐링 지속시간으로 수행된다. 일 실시형태에 따르면, 상기 어닐링은 약 900℃ 내지 약 1,100℃의 범위 내의 온도에서, 약 1 밀리초 내지 약 5 밀리초의 범위 내의 어닐링 지속시간으로 수행된다. 일 실시형태에 따르면, 어닐링 중에, 플라즈마가 턴온프된다. 일 실시형태에 따르면, 상기 유전체 배리어층을 형성하는 단계는 질소 원자를 도입하여 상기 산화물층에 침투시키는 단계를 포함하고, 상기 질소 원자는 상기 실리콘층에 의해 차단된다. 일 실시형태에 따르면, 상기 실리콘층을 형성하는 단계는 결정질 실리콘층을 에피택셜 성장시키는 단계를 포함한다. 일 실시형태에 따르면, 상기 실리콘층을 형성하는 단계는 폴리실리콘층을 퇴적하는 단계를 포함한다. 일 실시형태에 따르면, 상기 실리콘층은 실질적으로 게르마늄이 없고, 상기 실리콘층은 게르마늄 함유 반도체 영역 상에 형성된다. 일 실시형태에 따르면, 상기 실리콘층은 더미 게이트 전극이고, 상기 방법은 상기 더미 게이트 전극을 제거하여 상기 유전체 배리어층을 노출시키는 단계를 더 포함한다.
본 개시내용의 일부 실시형태에 따르면, 방법은 웨이퍼의 반도체 기판을 에칭하여 트렌치를 형성하는 단계로서, 상기 트렌치 사이에 반도체 스트립이 위치하는 것인 상기 트렌치 형성 단계와, 상기 반도체 스트립의 측벽 상에서 연장되는 실리콘층을 퇴적하는 단계와, 상기 실리콘층 상에 산소 함유 유전체층을 퇴적하는 단계와, 암모니아를 포함하는 분위기에서 상기 웨이퍼를 어닐링하는 단계와, 상기 트렌치 내에 격리 영역을 형성하는 단계와, 상기 격리 영역을 리세싱하는 단계로서, 상기 리세싱된 격리 영역의 상면보다 높은 상기 반도체 스트립의 상부가 반도체 핀을 형성하는 것인 상기 격리 영역 리세싱 단계와, 상기 반도체 핀 상에 게이트 스택을 형성하는 단계와, 상기 반도체 핀에 따라 소스/드레인 영역을 형성하는 단계를 포함하고, 상기 소스/드레인 영역은 상기 게이트 스택의 양측 상에 있다. 일 실시형태에 따르면, 상기 어닐링에 의해 상기 실리콘층과 상기 산소 함유 유전체층 사이에 유전체 배리어층이 형성된다. 일 실시형태에 따르면, 상기 어닐링은 약 500℃ 내지 약 700℃의 범위 내의 온도에서, 약 20분 내지 약 40분의 범위 내의 어닐링 지속시간으로 수행된다. 일 실시형태에 따르면, 상기 어닐링은 약 900℃ 내지 약 1,100℃의 범위 내의 온도에서, 약 1 밀리초 내지 약 5 밀리초의 범위 내의 어닐링 지속시간으로 수행된다. 일 실시형태에서, 상기 방법은 실리콘 기판 위에 게르마늄 함유 반도체층을 에피택셜 성장시키는 단계를 더 포함하고, 상기 게르마늄 함유 반도체층과 상기 실리콘 기판은 함께 상기 반도체 기판을 형성하며, 상기 실리콘층은 상기 반도체 스트립에서 상기 게르마늄 함유 반도체층의 잔여부와 접촉하도록 형성된다.
본 개시내용의 일부 실시형태에 따르면, 디바이스는 반도체 기판과, 상기 반도체 기판 내로 연장되는 격리 영역으로서, 상기 격리 영역은 유전체 배리어층과, 상기 유전체 배리어층 상의 산화물층을 포함하는 것인 상기 격리 영역과, 상기 유전체 배리어층의 상면보다 높게 돌출하는 반도체 핀과, 상기 반도체 핀과 오버래핑되는 반도체 스트립을 포함하고, 상기 반도체 스트립은 상기 유전체 배리어층과 접촉한다. 일 실시형태에 따르면, 상기 반도체 스트립은, 실리콘을 포함하고 게르마늄이 없는 하측 부분과, 상측 부분을 포함하고, 상기 상측 부분은, 게르마늄 함유 반도체 재료로 형성된 내측 부분과, 실리콘으로 형성된 외측 부분을 포함하며, 상기 외측 부분은 실질적으로 게르마늄이 없고, 상기 외측 부분은 상기 유전체 배리어층과 접촉한다. 일 실시형태에 따르면, 상기 하측 부분과 상기 상측 부분 사이의 계면이 상기 격리 영역의 상면과 바닥면 사이에서 중간 높이에 있다. 일 실시형태에 따르면, 상기 유전체 배리어층은 약 1 Å 내지 약 10 Å의 범위 내의 두께를 갖는다. 일 실시형태에 따르면, 상기 유전체 배리어층은 탄소와 산소를 더 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
웨이퍼 상에 실리콘층을 형성하는 단계와,
상기 실리콘층과 접촉하는 산화물층을 형성하는 단계와,
상기 산화물층이 형성된 후에, 암모니아(NH3)를 포함하는 분위기에서 상기 웨이퍼를 어닐링하여 상기 실리콘층과 상기 산화물층 사이에, 상기 실리콘층 및 상기 산화물층과 접촉하는 유전체 배리어층을 형성하는 단계를 포함하고, 상기 유전체 배리어층은 실리콘과 질소를 포함하는 것인 방법.
2. 제1항에 있어서, 상기 어닐링 후에, 상기 실리콘층의 일부를 제거하는 단계를 더 포함하는 방법.
3. 제1항에 있어서, 상기 어닐링은 약 500℃ 내지 약 700℃의 범위 내의 온도에서, 약 20분 내지 약 40분의 범위 내의 어닐링 지속시간으로 수행되는 것인 방법.
4. 제1항에 있어서, 상기 어닐링은 약 900℃ 내지 약 1,100℃의 범위 내의 온도에서, 약 1 밀리초 내지 약 5 밀리초의 범위 내의 어닐링 지속시간으로 수행되는 것인 방법.
5. 제1항에 있어서, 상기 어닐링은 플라즈마없는 분위기에서 수행되는 것인 방법.
6. 제1항에 있어서, 상기 유전체 배리어층을 형성하는 단계는,
질소 원소를 도입하여 상기 산화물층에 침투시키는 단계를 포함하고, 상기 질소 원자는 상기 실리콘층에 의해 차단되는 것인 방법.
7. 제1항에 있어서, 상기 실리콘층을 형성하는 단계는 결정질 실리콘층을 에피택셜 성장시키는 단계 또는 폴리실리콘층을 퇴적하는 단계를 포함하는 것인 방법.
8. 제1항에 있어서, 상기 유전체 배리어층은 상기 실리콘층과 상기 산화물층 사이에서 피크 질소 농도를 갖는데, 질소의 원자 백분율은 상기 유전체 배리어층의 중간부로부터 상기 실리콘층을 향하여 점진적으로 감소하고, 상기 유전체 배리어층의 중간부로부터 상기 산화물층을 향하여 점진적으로 감소하는 것인 방법.
9. 제1항에 있어서, 상기 실리콘층은 실질적으로 게르마늄이 없고, 상기 실리콘층은 게르마늄 함유 반도체 영역 상에 형성되는 것인 방법.
10. 제1항에 있어서, 상기 실리콘층은 더미 게이트 전극이고, 상기 방법은 상기 더미 게이트 전극을 제거하여 상기 유전체 배리어층을 노출시키는 단계를 더 포함하는 것인 방법.
11. 방법에 있어서,
웨이퍼의 반도체 기판을 에칭하여 트렌치를 형성하는 단계로서, 상기 트렌치 사이에 반도체 스트립이 위치하는 것인 상기 트렌치 형성 단계와,
상기 반도체 스트립의 측벽 상에서 연장되는 실리콘층을 퇴적하는 단계와,
상기 실리콘층 상에 산소 함유 유전체층을 퇴적하는 단계와,
암모니아를 포함하는 분위기에서 상기 웨이퍼를 어닐링하는 단계와,
상기 트렌치 내에 격리 영역을 형성하는 단계와,
상기 격리 영역을 리세싱하는 단계로서, 상기 리세싱된 격리 영역의 상면보다 높은 상기 반도체 스트립의 상부가 반도체 핀을 형성하는 것인 상기 격리 영역 리세싱 단계와,
상기 반도체 핀 상에 게이트 스택을 형성하는 단계와,
상기 반도체 핀에 따라 소스/드레인 영역을 형성하는 단계를 포함하고, 상기 소스/드레인 영역은 상기 게이트 스택의 양측 상에 있는 것인 방법
12. 제11항에 있어서, 상기 어닐링에 의해 상기 실리콘층과 상기 산소 함유 유전체층 사이에 유전체 배리어층이 형성되는 것인 방법.
13. 제11항에 있어서, 상기 어닐링은 약 500℃ 내지 약 700℃의 범위 내의 온도에서, 약 20분 내지 약 40분의 범위 내의 어닐링 지속시간으로 수행되는 것인 방법.
14. 제11항에 있어서, 상기 어닐링은 약 900℃ 내지 약 1,100℃의 범위 내의 온도에서, 약 1 밀리초 내지 약 5 밀리초의 범위 내의 어닐링 지속시간으로 수행되는 것인 방법.
15. 제11항에 있어서, 실리콘 기판 위에 게르마늄 함유 반도체층을 에피택셜 성장시키는 단계를 더 포함하고, 상기 게르마늄 함유 반도체층과 상기 실리콘 기판은 함께 상기 반도체 기판을 형성하며, 상기 실리콘층은 상기 반도체 스트립에서 상기 게르마늄 함유 반도체층의 잔여부와 접촉하도록 형성되는 것인 방법.
16. 디바이스에 있어서,
반도체 기판과,
상기 반도체 기판 내로 연장되는 격리 영역으로서, 상기 격리 영역은,
실리콘과 질소를 포함하는 유전체 배리어층과,
상기 유전체 배리어층 상의 산화물층을 포함하는 것인 상기 격리 영역과,
상기 유전체 배리어층의 상면보다 높게 돌출하는 반도체 핀과,
상기 반도체 핀과 오버래핑되는 반도체 스트립을 포함하고, 상기 반도체 스트립은 상기 유전체 배리어층과 접촉하는 것인 디바이스.
17. 제16항에 있어서, 상기 반도체 스트립은,
실리콘을 포함하고 게르마늄이 없는 하측 부분과,
상측 부분
을 포함하고, 상기 상측 부분은,
게르마늄 함유 반도체 재료로 형성된 내측 부분과,
실리콘으로 형성된 외측 부분을 포함하며, 상기 외측 부분은 실질적으로 게르마늄이 없고, 상기 외측 부분은 상기 유전체 배리어층과 접촉하는 것인 디바이스.
18. 제17항에 있어서, 상기 하측 부분과 상기 상측 부분 사이의 계면이 상기 격리 영역의 상면과 바닥면 사이에서 중간 높이에 있는 것인 디바이스.
19. 제16항에 있어서, 상기 유전체 배리어층은 약 1 Å 내지 약 10 Å의 범위 내에 두께를 갖는 것인 디바이스.
20. 제16항에 있어서, 상기 유전체 배리어층은 탄소와 산소를 더 포함하는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    웨이퍼 상에 실리콘층을 형성하는 단계와,
    상기 실리콘층과 접촉하는 산화물층을 형성하는 단계와,
    상기 산화물층이 형성된 후에, 암모니아(NH3)를 포함하는 분위기에서 상기 웨이퍼를 어닐링하여 상기 실리콘층과 상기 산화물층 사이에, 상기 실리콘층 및 상기 산화물층과 접촉하는 유전체 배리어층을 형성하는 단계
    를 포함하고, 상기 유전체 배리어층은 실리콘과 질소를 포함하는 것인 방법.
  2. 제1항에 있어서, 상기 어닐링 후에, 상기 실리콘층의 일부를 제거하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 유전체 배리어층을 형성하는 단계는,
    질소 원소를 도입하여 상기 산화물층에 침투시키는 단계를 포함하고, 상기 질소 원자는 상기 실리콘층에 의해 차단되는 것인 방법.
  4. 제1항에 있어서, 상기 실리콘층을 형성하는 단계는 결정질 실리콘층을 에피택셜 성장시키는 단계 또는 폴리실리콘층을 퇴적하는 단계를 포함하는 것인 방법.
  5. 제1항에 있어서, 상기 유전체 배리어층은 상기 실리콘층과 상기 산화물층 사이에서 피크 질소 농도를 갖는데, 질소의 원자 백분율은 상기 유전체 배리어층의 중간부로부터 상기 실리콘층을 향하여 점진적으로 감소하고, 상기 유전체 배리어층의 중간부로부터 상기 산화물층을 향하여 점진적으로 감소하는 것인 방법.
  6. 제1항에 있어서, 상기 실리콘층은 더미 게이트 전극이고, 상기 방법은 상기 더미 게이트 전극을 제거하여 상기 유전체 배리어층을 노출시키는 단계를 더 포함하는 것인 방법.
  7. 방법에 있어서,
    웨이퍼의 반도체 기판을 에칭하여 트렌치를 형성하는 단계로서, 상기 트렌치 사이에 반도체 스트립이 위치하는 것인 상기 트렌치 형성 단계와,
    상기 반도체 스트립의 측벽 상에서 연장되는 실리콘층을 퇴적하는 단계와,
    상기 실리콘층 상에 산소 함유 유전체층을 퇴적하는 단계와,
    암모니아를 포함하는 분위기에서 상기 웨이퍼를 어닐링하는 단계와,
    상기 트렌치 내에 격리 영역을 형성하는 단계와,
    상기 격리 영역을 리세싱하는 단계로서, 상기 리세싱된 격리 영역의 상면보다 높은 상기 반도체 스트립의 상부가 반도체 핀을 형성하는 것인 상기 격리 영역 리세싱 단계와,
    상기 반도체 핀 상에 게이트 스택을 형성하는 단계와,
    상기 반도체 핀에 따라 소스/드레인 영역을 형성하는 단계
    를 포함하고, 상기 소스/드레인 영역은 상기 게이트 스택의 양측 상에 있는 것인 방법.
  8. 디바이스에 있어서,
    반도체 기판과,
    상기 반도체 기판 내로 연장되는 격리 영역으로서, 상기 격리 영역은,
    실리콘과 질소를 포함하는 유전체 배리어층과,
    상기 유전체 배리어층 상의 산화물층을 포함하는 것인 상기 격리 영역과,
    상기 유전체 배리어층의 상면보다 높게 돌출하는 반도체 핀과,
    상기 반도체 핀과 오버래핑되는 반도체 스트립
    을 포함하고, 상기 반도체 스트립은 상기 유전체 배리어층과 접촉하는 것인 디바이스.
  9. 제8항에 있어서, 상기 반도체 스트립은,
    실리콘을 포함하고 게르마늄이 없는 하측 부분과,
    상측 부분을 포함하고,
    상기 상측 부분은,
    게르마늄 함유 반도체 재료로 형성된 내측 부분과,
    실리콘으로 형성된 외측 부분을 포함하며, 상기 외측 부분은 게르마늄이 없고, 상기 외측 부분은 상기 유전체 배리어층과 접촉하는 것인 디바이스.
  10. 제8항에 있어서, 상기 유전체 배리어층은 탄소와 산소를 더 포함하는 것인 디바이스.
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