KR20210098830A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

방법은, 기판으로부터 연장되는 핀을 형성하는 단계; 핀의 양측 측벽을 따라 제1 격리 영역을 형성하는 단계; 핀 위에 게이트 구조물을 형성하는 단계; 게이트 구조물에 인접하여 핀 내에 에피택셜 소스/드레인 영역을 형성하는 단계; 에피택셜 소스/드레인 영역 위에 그리고 게이트 구조물 위에 에칭 정지층을 형성하는 단계; 에칭 정지층 위에 보호층을 형성하는 단계 - 보호층은 실리콘 산화질화물을 포함함 - ; 및 보호층 위에 제2 격리 물질을 형성하는 단계 - 제2 격리 물질을 형성하는 단계는 보호층의 질소 농도를 감소시킴 - 를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 청구 및 상호-참조]
본 출원은, 2020년 1월 31일에 출원된 미국 가특허 출원 제62/968,458호의 이익을 청구하며, 이 미국 가특허 출원은 본 명세서에 참조로서 통합된다.
반도체 디바이스는, 예컨대, 개인용 컴퓨터, 셀룰러 전화, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연층 또는 유전체층, 전도성 층, 및 반도체 물질층을 순차적으로 퇴적시키고, 리소그래피를 사용해 다양한 물질층을 패터닝하여, 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 업계는 최소 피처 크기의 계속적인 축소에 의해 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시키고 있으며, 이는, 주어진 면적 내에 더 많은 컴포넌트가 집적되도록 한다. 그러나 최소 피처 크기가 축소됨에 따라서, 해결되어야 하는 추가적인 문제가 발생한다.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 논의의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 일부 실시예에 따른, 입체도에서의 FinFET의 예를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 17a, 및 도 17b는, 일부 실시예에 따른, FinFET의 제조 중의 중간 단계의 단면도이다.
도 18 및 도 19는, 일부 실시예에 따른, 보호층의 변환된 층으로의 변환으로부터의 실험 데이터를 도시한다.
다음의 개시는, 본 발명의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.
또한, 도면에 도시된 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.
다양한 실시예에 따라서 트랜지스터 디바이스(예컨대, FinFET)의 소스/드레인 영역 위에 보호층을 형성하는 방법이 제공된다. 일부 실시예에 따라서 보호층의 형성의 중간 단계가 예시된다. 일부 실시예의 몇몇 변형예가 논의된다. 보호층은, 에칭 정지층 위에 형성되는 실리콘 산화질화물과 같은 유전체층일 수 있다. 보호층은 후속적인 처리 단계 동안 소스/드레인 영역에 대한 손상을 감소시키거나 방지할 수 있다. 예컨대, 보호층은 층간 유전체(ILD, interlayer dielectric)층의 형성 동안 소스/드레인 영역의 산화를 감소시키거나 방지할 수 있다. 보호층은 소스/드레인 영역에 대한 손상의 증가된 위험 없이 더 얇은 에칭 정지층이 사용되도록 할 수 있다. 일부 실시예에서 더 얇은 에칭 정지층은 소스/드레인 콘택트의 형성의 재현성 및 신뢰성을 개선시킬 수 있다. 보호층의 질소 함량을 감소시키기 위해 어닐링 공정이 수행될 수 있으며, 이는 보호층의 더 쉬운 에칭을 허용할 수 있다. 어닐링 공정은 ILD층 형성 공정의 일부일 수 있다. 이러한 방식으로, 소스/드레인 영역에 대한 콘택트의 형성에 유의미한 영향을 미치지 않으면서 소스/드레인 영역은 보호층에 의해 보호될 수 있다. 또한, 보호층은 더 얇은 콘택트 에칭 정지층(CESL, contact etch stop layer)의 형성을 허용하며, 이는 더 얇은 CESL 상에서 더 나은 금속 랜딩(MD) 윈도우를 제공한다.
도 1은, 일부 실시예에 따른, 입체도에서의 FinFET의 예를 도시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상의 핀(52)을 포함한다. 기판(50) 내에 격리 영역(56)이 배치되고, 핀(52)은, 이웃하는 격리 영역(56) 위로 그리고 그 사이로부터 돌출된다. 격리 영역(56)은 기판(50)으로부터 분리되어 있는 것으로 설명/도시되지만, 본 명세서에서 사용되는 "기판"이라는 용어는, 반도체 기판만을 지칭하거나 격리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 또한, 핀(52)은, 기판(50)과 같이, 단일의 연속적인 물질로서 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이러한 맥락에서, 핀(52)은, 이웃하는 격리 영역(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(92)은 핀(52)의 측벽을 따르며 핀(52)의 상단 표면의 위에 있고, 게이트 전극(94)은 게이트 유전체층(92) 위에 있다. 게이트 유전체층(92) 및 게이트 전극(94)에 대하여 핀(52)의 양측에 소스/드레인 영역(82)이 배치된다. 도 1은 또한, 이후의 도면에서 사용되는 참조 단면을 도시한다. 단면 A-A는 게이트 전극(94)의 종방향 축을 따르며, 예컨대, FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향에 수직인 방향이다. 단면 B-B는 단면 A-A에 수직이고, 핀(52)의 종방향 축을 따르며, 예컨대, FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향이다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 관통하여 연장된다. 명료성을 위해, 후속 도면에서는 이들 참조 단면을 참조한다.
본 명세서에서 논의되는 일부 실시예는, 게이트-라스트 공정을 사용해 형성되는 FinFET의 맥락에서 논의된다. 다른 실시예에서는 게이트-퍼스트 공정이 사용될 수도 있다. 또한, 일부 실시예는, 평면형 FET과 같은, 평면형 디바이스 내에서 사용되는 양상을 고려한다.
도 2 내지 도 17b는, 일부 실시예에 따른, FinFET의 제조 중의 중간 단계의 단면도이다. 다수의 핀/FinFET을 제외하면, 도 2 내지 도 7은, 도 1에 도시된 참조 단면 A-A를 도시한다. 다수의 핀/FinFET을 제외하면, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a 는 도 1에 도시된 참조 단면 A-A를 따라서 도시되고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 15c, 도 16b, 및 도 17b는 도 1에 도시된 유사한 참조 단면 B-B를 따라서 도시된다. 다수의 핀/FinFET을 제외하면, 도 10c 및 도 10d는, 도 1에 도시된 참조 단면 C-C를 따라서 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 벌크 반도체와 같은, 반도체 기판, 또는 반도체-온-인슐레이터(SOI, semiconductor-on-insulator) 기판 등일 수 있으며, 이러한 기판은 (예컨대, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은, 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(BOX, buried oxide)층 또는 실리콘 산화물층 등일 수 있다. 절연체층은, 통상적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다중층 기판 또는 구배형 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 비롯한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은, NMOS 트랜지스터와 같은 n형 디바이스, 예컨대 n형 FinFET 디바이스를 형성하기 위한 영역일 수 있다. 영역(50P)은, PMOS 트랜지스터와 같은 p형 디바이스, 예컨대 p형 FinFET 디바이스를 형성하기 위한 영역일 수 있다. (분할부(51)에 의해 도시된 바와 같이) 영역(50N)은 영역(50P)으로부터 물리적으로 분리되어 있을 수 있고, 영역(50N)과 영역(50P) 사이에 임의의 수의 디바이스 피처(예컨대, 다른 능동 디바이스, 도핑 영역, 격리 구조물 등)가 배치될 수 있다.
도 3에서, 기판(50) 내에 핀(52)이 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 기판(50) 내에 트렌치를 에칭함으로써 기판(50) 내에 핀(52)이 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀은, 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 핀은, 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용해 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 조합하며, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는, 패턴이 생성될 수 있도록 한다. 예컨대, 한 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후, 희생층이 제거되고, 잔존 스페이서는 이후에 핀을 패터닝하기 위해 사용될 수 있다. 일부 실시예에서, 핀(52) 상에 마스크(또는 다른 층)이 잔존할 수 있다.
도 4에서, 기판(50) 위 및 인접한 핀(52) 사이에 절연 물질(54)이 형성된다. 절연 물질(54)은, 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동가능 CVD(FCVD, flowable CVD)(예컨대, 원격 플라즈마 시스템 내에서의 CVD-기반 물질 퇴적, 및 산화물과 같은 또 다른 물질로 변환되도록 하기 위한 후경화(post curing)) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 공정에 의해 형성된 다른 절연 물질이 사용될 수도 있다. 도시된 실시예에서, 절연 물질(54)은, FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성된 후 어닐링(annealing) 공정이 수행될 수 있다. 실시예에서, 과잉 절연 물질(54)이 핀(52)을 커버하도록 절연 물질(54)이 형성된다. 절연 물질(54)은 단일층으로서 도시되어 있지만, 일부 실시예는 다중층을 이용할 수도 있다. 예컨대, 일부 실시예에서는 기판(50) 및 핀(52)의 표면을 따라서 라이너(도시되지 않음)가 먼저 형성될 수 있다. 그후, 전술한 바와 같은, 충전 물질이 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위의 과잉 절연 물질(54)을 제거하기 위해 절연 물질(54)에 제거 공정이 적용된다. 일부 실시예에서, 화학적 기계적 연마(CMP, chemical mechanical polish)와 같은 평탄화 공정, 에칭백 공정, 또는 이들의 조합 등이 이용될 수 있다. 평탄화 공정은 핀(52)을 노출시켜, 평탄화 공정이 완료된 후에 핀(52) 및 절연 물질(54)의 상단 표면이 수평을 이루도록 한다. 핀(52) 상에 마스크가 잔존하는 실시예에서, 평탄화 공정은 마스크를 노출시키거나, 마스크를 제거하여, 평탄화 공정이 완료된 후에 마스크 또는 핀(52)의 상단 표면 각각과 절연 물질(54)이 수평을 이루도록 할 수 있다.
도 6에서, 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역(56)을 형성하기 위해 절연 물질(54)이 리세싱된다. 절연 물질(54)은, 영역(50N) 및 영역(50P) 내의 핀(52)의 상부가, 인접한 STI 영역(56) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역(56)의 상단 표면은, 도시된 바와 같은 평평한 표면, 볼록한 표면, (접시형과 같은) 오목한 표면, 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상단 표면은, 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역(56)은, 절연 물질(54)의 물질에 대해 선택도를 갖는(예컨대, 핀(52)의 물질보다 더 빠른 속도로 절연 물질(54)의 물질을 에칭하는) 에칭과 같이, 허용가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예컨대, 희석된 플루오르화수소(dHF, dilute hydrofluoric)산을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 6에 대해 설명된 공정은, 핀(52)이 어떻게 형성될 수 있는지에 대한 하나의 예일 뿐이다. 일부 실시예에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예컨대, 기판(50)의 상단 표면 위에 유전체층이 형성될 수 있고, 유전체층을 관통해 트렌치가 에칭되어, 그 아래에 놓이는 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물이 트렌치 내에 에피택셜 성장될 수 있고, 유전체층으로부터 호모에피택셜 구조물이 돌출되어 핀을 형성하도록 유전체층이 리세싱될 수 있다. 또한, 일부 실시예에서는, 핀(52)에 대해 헤테로에피택셜 구조물이 사용될 수 있다. 예컨대, 도 5의 핀(52)은 리세싱될 수 있고, 리세싱된 핀(52) 위에, 핀(52)과는 상이한 물질이 에피택셜 성장될 수 있다. 그러한 실시예에서, 핀(52)은, 리세싱된 물질, 및 리세싱된 물질 위에 배치된 에피택셜 성장된 물질을 포함한다. 또 다른 실시예에서, 기판(50)의 상단 표면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치가 에칭될 수 있다. 이후, 기판(50)과는 상이한 물질을 사용하여 트렌치 내에 헤테로에피택셜 구조물이 에피택셜 성장될 수 있고, 유전체층으로부터 헤테로에피택셜 구조물이 돌출되어 핀(52)을 형성하도록 유전체층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장되는 물질은 성장 중에 인시츄(in situ) 도핑될 수 있으며, 이는 그 전의 주입 및 후속적인 주입을 배제할 수 있으나, 인시츄 도핑과 주입 도핑이 함께 사용될 수도 있다.
또한, 영역(50P)(예컨대, PMOS 영역) 내의 물질과는 상이한 물질을 영역(50N)(예컨대, NMOS 영역) 내에 에피택셜 성장시키는 것이 이로울 수 있다. 다양한 실시예에서, 핀(52)의 상부는 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, 또는 II-VI족 화합물 반도체 등으로부터 형성될 수 있다. 예컨대, III-V족 화합물 반도체를 형성하는 데 사용가능한 물질은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 및 갈륨 인화물 등을 포함하나, 이들로 한정되지 않는다.
또한 도 6에서, 핀(52) 및/또는 기판(50) 내에 적절한 웰(well)(도시되지 않음)이 형성될 수 있다. 일부 실시예에서, 영역(50N) 내에 P 웰이 형성될 수 있고, 영역(50P) 내에 N 웰이 형성될 수 있다. 일부 실시예에서, 영역(50N) 및 영역(50P) 둘 다 내에 P 웰 또는 N 웰이 형성된다.
상이한 웰 유형을 갖는 실시예에서, 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계가 달성될 수 있다. 예컨대, 영역(50N) 내의 STI 영역(56) 및 핀(52) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는, PMOS 영역과 같은, 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기법을 사용함으로써 형성될 수 있고, 허용가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝된 후, 영역(50P) 내에서 n형 불순물 주입이 수행되고, 포토레지스트는, NMOS 영역과 같은, 영역(50N) 내에 n형 불순물이 주입되는 것을 실질적으로 방지하기 위한 마스크로서의 역할을 할 수 있다. n형 불순물은, 1018cm-3 이하, 예를 들면 약 1016cm-3와 약 1018cm-3 사이의 농도로 영역 내에 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 예를 들면 허용가능한 애싱 공정에 의해, 포토레지스트가 제거된다.
영역(50P)의 주입에 뒤이어, 영역(50P) 내의 STI 영역(56) 및 핀(52) 위에 포토레지스트가 형성된다. 포토레지스트는, NMOS 영역과 같은, 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기법을 사용함으로써 형성될 수 있고, 허용가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝된 후, 영역(50N) 내에서 p형 불순물 주입이 수행될 수 있고, 포토레지스트는, PMOS 영역과 같은, 영역(50P) 내에 p형 불순물이 주입되는 것을 실질적으로 방지하기 위한 마스크로서의 역할을 할 수 있다. p형 불순물은, 1018cm-3 이하, 예를 들면 약 1016cm-3와 약 1018cm-3 사이의 농도로 영역 내에 주입되는 붕소, 플루오르화 붕소, 또는 인듐 등일 수 있다. 주입 후, 예를 들면 허용가능한 애싱 공정에 의해, 포토레지스트가 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후, 주입 손상을 보수하고 주입된 p형 및/또는 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장되는 물질은 성장 중에 인시츄 도핑될 수 있으며, 이는 주입을 배제할 수 있으나, 인시츄 도핑과 주입 도핑이 함께 사용될 수도 있다.
도 7에서, 핀(52) 상에 더미 유전체층(60)이 형성된다. 더미 유전체층(60)은, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있으며, 허용가능한 기법에 따라서 퇴적되거나 열 성장될 수 있다. 더미 유전체층(60) 위에 더미 게이트층(62)이 형성되고, 더미 게이트층(62) 위에 마스크층(64)이 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 후, 예를 들면 CMP에 의해, 평탄화될 수 있다. 마스크층(64)은 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 또는 비전도성 물질일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 규화물, 금속 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(PVD, physical vapor deposition), CVD, 스퍼터 퇴적, 또는 선택된 물질의 퇴적을 위해 당업계에 공지되어 사용되는 다른 기법에 의해 퇴적될 수 있다. 더미 게이트층(62)은, 격리 영역의 에칭으로부터 높은 에칭 선택비를 갖는 다른 물질로 제조될 수 있다. 마스크층(64)은, 예컨대, 실리콘 질화물 또는 실리콘 산화질화물 등을 포함할 수 있다. 이 예에서, 영역(50N) 및 영역(50P)에 걸쳐서 단일 더미 게이트층(62) 및 단일 마스크층(64)이 형성된다. 오직 예시의 목적을 위해 더미 유전체층(60)은 핀(52)만을 커버하고 있는 것으로 도시되어 있다는 점에 유의해야 한다. 일부 실시예에서, 더미 유전체층(60)은, 더미 유전체층(60)이 STI 영역(56)을 커버하도록 퇴적되어, 더미 게이트층(62)과 STI 영역(56) 사이에서 연장될 수 있다.
도 8a 내지 도 17b는 실시예 디바이스의 제조 중의 다양한 추가적 단계를 도시한다. 도 8a 내지 도 17b는 영역(50N) 및 영역(50P) 중 어느 하나 내의 피처를 도시한다. 예컨대, 도 8a 내지 도 17b에 도시된 구조물은, 영역(50N) 및 영역(50P) 둘 다에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조물의 차이(만일 차이고 존재하는 경우)가, 각 도면이 동반된 본문 내에서 설명된다.
도 8a 및 도 8b에서, 허용가능한 포토리소그래피 및 에칭 기법을 사용해 마스크층(64)(도 7 참조)이 패터닝되어 마스크(74)를 형성할 수 있다. 이후, 마스크(74)의 패턴은 더미 게이트층(62)에 전사될 수 있다. 일부 실시예(도시되지 않음)에서, 마스크(74)의 패턴은 또한, 허용가능한 에칭 기법에 의해 더미 유전체층(60)에 전사되어 더미 게이트(72)를 형성할 수 있다. 더미 게이트(72)는 핀(52)의 각 채널 영역(58)을 커버한다. 마스크(74)의 패턴은, 인접한 더미 게이트로부터 더미 게이트(72) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트(72)는 또한, 각 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
또한 도 8a 및 도 8b에서, 핀(52), 마스크(74), 및/또는 더미 게이트(72)의 노출된 표면 상에 게이트 밀봉 스페이서(80)가 형성될 수 있다. 이방성 에칭이 뒤잇는 열 산화 또는 퇴적이 게이트 밀봉 스페이서(80)를 형성할 수 있다. 게이트 밀봉 스페이서(80)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물 등으로 형성될 수 있다.
게이트 밀봉 스페이서(80)의 형성 후에, 경도핑 소스/드레인(LDD, lightly doped source/drain) 영역(명시적으로 도시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 6에서 전술한 주입과 유사하게, 영역(50P)을 노출시키면서 영역(50N) 위에, 포토레지스트와 같은, 마스크가 형성될 수 있으며, 영역(50P) 내의 노출된 핀(52) 내에 적절한 유형(예컨대, p형)의 불순물이 주입될 수 있다. 이후 마스크는 제거될 수 있다. 후속적으로, 영역(50N)을 노출시키면서 영역(50P) 위에, 포토레지스트와 같은, 마스크가 형성될 수 있으며, 영역(50N) 내의 노출된 핀(52) 내에 적절한 유형의 불순물(예컨대, n형)이 주입될 수 있다. 이후 마스크는 제거될 수 있다. n형 불순물은, 전술한 n형 불순물 중 임의의 불순물일 수 있고, p형 불순물은, 전술한 p형 불순물 중 임의의 불순물일 수 있다. 경도핑 소스/드레인 영역은 약 1015cm-3 내지 약 1019cm-3의 불순물 농도를 가질 수 있다. 주입 손상을 보수하고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 9a 및 도 9b에서, 마스크(74) 및 더미 게이트(72)의 측벽을 따라서 게이트 밀봉 스페이서(80) 상에 게이트 스페이서(86)가 형성된다. 게이트 스페이서(86)는, 절연 물질을 컨포멀하게 퇴적시키고 후속적으로 절연 물질을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 절연 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물, 또는 이들의 조합 등일 수 있다.
위의 논의는 스페이서 및 LDD 영역을 형성하는 공정을 일반적으로 설명한다는 점에 유의해야 한다. 다른 공정 및 순서가 사용될 수 있다. 예컨대, 더 적은 또는 추가적인 스페이서가 이용될 수 있고, 단계의 상이한 순서가 이용될 수 있고(예컨대, 게이트 밀봉 스페이서(80)는 게이트 스페이서(86)를 형성하기 전에 에칭되지 않을 수 있으며, 이는 "L-형상"의 게이트 밀봉 스페이서를 초래함), 스페이서는 형성되거나 제거될 수 있는 등이다. 또한, n형 및 p형 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다. 예컨대, n형 디바이스에 대한 LDD 영역은 게이트 밀봉 스페이서(80)를 형성하기 전에 형성될 수 있고, p형 디바이스에 대한 LDD 영역은 게이트 밀봉 스페이서(80)를 형성한 후에 형성될 수 있다.
도 10a 및 도 10b에서, 핀(52) 내에 에피택셜 소스/드레인 영역(82)이 형성되어, 각 채널 영역(58) 내에 응력을 가하며, 이에 의해 성능을 개선시킨다. 각 이웃하는 에피택셜 소스/드레인 영역(82) 쌍 사이에 각 더미 게이트(72)가 배치되도록 에피택셜 소스/드레인 영역(82)이 핀(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 핀(52) 내부로 연장될 수 있으며, 또한 핀(52)을 관통할 수 있다. 일부 실시예에서, 후속적으로 형성되는 결과적인 FinFET의 게이트를 에피택셜 소스/드레인 영역(82)이 단락시키지 않도록, 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(82)을 더미 게이트(72)로부터 적절한 측방향 거리만큼 분리하기 위해 사용된다.
영역(50N), 예컨대 NMOS 영역 내의 에피택셜 소스/드레인 영역(82)은, 영역(50P), 예컨대 PMOS 영역을 마스킹하고, 영역(50N) 내의 핀(52)의 소스/드레인 영역을 에칭하여, 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 이후, 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은, n형 FinFET에 대해 적합한 물질과 같은, 임의의 적합한 물질을 포함할 수 있다. 예컨대, 핀(52)이 실리콘이라면, 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은, 실리콘, 실리콘 탄화물, 인 도핑 실리콘 탄화물, 또는 실리콘 인화물 등과 같이, 채널 영역(58) 내에 인장 응력을 가하는 물질을 포함할 수 있다. 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은, 핀(52)의 각 표면으로부터 융기된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
영역(50P), 예컨대 PMOS 영역 내의 에피택셜 소스/드레인 영역(82)은, 영역(50N), 예컨대 NMOS 영역을 마스킹하고, 영역(50P) 내의 핀(52)의 소스/드레인 영역을 에칭하여, 핀(52) 내에 리세스를 형성함으로써 형성될 수 있다. 이후, 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 리세스 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은, p형 FinFET에 대해 적절한 물질과 같은, 임의의 허용가능한 물질을 포함할 수 있다. 예컨대, 핀(52)이 실리콘이라면, 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은, 실리콘-게르마늄, 붕소 도핑 실리콘-게르마늄, 게르마늄, 또는 게르마늄 주석 등과 같이, 채널 영역(58) 내에 압축 응력을 가하는 물질을 포함할 수 있다. 영역(50P) 내의 에피택셜 소스/드레인 영역(82) 또한, 핀(52)의 각 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
경도핑 소스/드레인 영역의 형성에 대해 전술한 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 에피택셜 소스/드레인 영역(82) 및/또는 핀(52)에 도펀트가 주입될 수 있으며, 어닐링이 뒤잇는다. 소스/드레인 영역은 약 1019cm-3와 약 1021cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n형 및/또는 p형 불순물은, 전술한 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 성장 중에 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P) 내에 에피택셜 소스/드레인 영역(82)을 형성하기 위해 사용되는 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은, 핀(52)의 측벽을 넘어 바깥을 향해 측방향으로 팽창되는 패싯을 갖는다. 일부 실시예에서, 이들 패싯은, 동일한 FinFET의 인접한 소스/드레인 영역(82)이, 도 10c에 도시된 바와 같이 병합되도록 한다. 다른 실시예에서, 에피택시 공정이 완료된 후에, 인접한 소스/드레인 영역(82)은, 도 10d에 도시된 바와 같이 분리된 채로 남는다. 도 10c 및 도 10d에 도시된 실시예에서, 게이트 스페이서(86)는, STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 커버하며 형성되며, 이에 의해 에피택셜 성장을 차단한다. 일부 다른 실시예에서, 게이트 스페이서(86)를 형성하기 위해 사용되는 스페이서 에칭은, 에피택셜 성장되는 영역이 STI 영역(56)의 표면까지 연장되도록 스페이서 물질을 제거하기 위해 조정될 수 있다.
도 11a 및 도 11b에서, 도 10a 및 도 10b에 도시된 구조물 위에 콘택트 에칭 정지층(CESL)(87) 및 보호층(100)이 형성된다. CESL(87)은 에피택셜 소스/드레인 영역(82) 상에 형성되고, 소스/드레인 콘택트(112)(도 17a 내지 도 17b 참조)을 형성하기 위한 개구의 에칭 동안 에칭 정지층으로서의 역할을 한다. CESL(87)은 또한, 후속적인 처리 단계 동안, 예를 들어 제1 ILD(88)(도 12a 내지 도 12b 참조)의 형성 동안, 에피택셜 소스/드레인 영역(82)을 보호하는 것을 도울 수 있다. CESL(87)은, 실리콘 질화물, 실리콘 산화물, 실리콘 산화탄화질화물 등, 또는 이들의 조합과 같은, 유전체 물질을 포함할 수 있고, ALD, CVD, 또는 또 다른 적합한 공정을 사용하여 형성될 수 있다. CESL(87)의 물질은, 위에 놓이는 제1 ILD(88)(도 12a 내지 도 12b 참조)의 물질과는 상이한 에칭 레이트를 갖도록 선택될 수 있다. 예컨대, CESL(87)은 실리콘 질화물일 수 있고 제1 ILD(88)는 실리콘 산화물일 수 있지만, 이들 이외의 물질이 사용될 수 있다. 일부 실시예에서, CESL(87)은 약 2nm와 약 100nm 사이의 두께를 가질 수 있지만, 다른 두께가 가능하다. 일부 경우, 상대적으로 얇은 CESL(87)은 소스/드레인 콘택트(112)를 위한 개구의 더 쉽고, 더 제어가능하고, 그리고/또는 더 재현가능한 에칭을 허용할 수 있다.
그 후 일부 실시예에 따라서 CESL(87) 위에 보호층(100)이 형성된다. 전술한 바와 같이, 상대적으로 얇은 CESL(87)은 소스/드레인 콘택트(112)의 개선된 형성을 허용할 수 있다. 그러나, 일부 경우, 더 얇은 CESL(87)은 에피택셜 소스/드레인 영역(82)의 감소된 보호를 제공한다. 일부 실시예에서, 후속적인 처리 단계 동안 에피택셜 소스/드레인 영역(82)에 대한 추가적인 보호를 제공하기 위해 CESL(87) 위에 보호층(100)이 형성된다. 예컨대, 보호층(100)은 제1 ILD(88)(도 12a 내지 도 12b 참조)의 형성 동안 에피택셜 소스/드레인 영역(82)을 산화로부터 보호할 수 있다. 보호층(100)의 사용은, 후속적인 공정 단계 동안 에피택셜 소스/드레인 영역(82)의 손상(예컨대, 산화)의 더 적은 위험으로 상대적으로 얇은 CESL(87)이 사용되도록 할 수 있다.
일부 실시예에서, 보호층(100)은, 약 2nm와 약 100nm 사이의 두께를 갖는 실리콘 산화질화물을 포함하지만, 다른 두께가 가능하다. 예컨대, 보호층(100)은, 약 1%와 약 10% 사이인 질소 원자 백분율을 갖는 실리콘 산화질화물을 포함할 수 있거나, 약 40%와 약 80% 사이인 산소 원자 백분율을 포함할 수 있다. 일부 실시예에서, 실리콘 산화질화물로부터 형성되는 보호층(100) 내의 질소 대 산소의 비율은 약 1:6과 약 1:70 사이일 수 있다. 보호층(100) 내의 실리콘, 질소, 또는 산소의 다른 조성 또는 비율이 가능하며, 일부 경우, 보호층(100)은 탄소와 같은 다른 원자종을 포함할 수 있다. 일부 실시예에서, 도 12a 내지 도 12b에 대해 아래에서 설명되는, 보호층(100)의 질소 농도를 감소시키는 어닐링 또는 경화 공정이 수행된다. 예컨대, 보호층(100)으로서의 실리콘 산화질화물층의 사용은, 실리콘 산화물을 포함하는 제1 ILD(88)(도 12a 내지 도 12b 참조)의 형성 동안 소스/드레인 영역(82)이 보호되도록 하고, 또한 보호층이, 제1 ILD(88)(예컨대, 실리콘 산화물)의 조성과 더 유사한 조성을 갖는, 예컨대, 유사한 에칭 레이트를 갖는, 층으로 변환되도록 하며, 따라서 에칭과 같은 일부 후속적인 처리 단계를 수행하기 더 쉽게 한다.
보호층(100)은 ALD, CVD, 또는 PVD 등과 같은 적합한 공정을 사용하여 퇴적될 수 있다. 예컨대, 일부 실시예에서, 보호층(100)은, 공정 챔버 내에서 수행될 수 있는 ALD 공정을 사용하여 퇴적되는 실리콘 산화질화물의 층이다. ALD 공정은, O2, O3, NH3, H2O, N2, 또는 N2H2 등과 같은, 실리콘 산화질화물의 적합한 전구체를 사용할 수 있다. 일부 실시예에서, 전구체는 약 0.1sccm과 약 10sccm 사이의 레이트로 유동될 수 있다. ALD 공정 동안, 캐리어 가스와 같은, 다른 가스 또한 유동될 수 있다. 일부 실시예에서, 실리콘 산화질화물층 내의 질소 또는 산소의 농도 또는 비율은, 전구체의 유량 또는 유동 지속시간을 제어함으로써 제어될 수 있다. 예컨대, 실리콘 산화질화물층 내의 질소의 농도는, NH3, N2, 또는 N2H2 등과 같은 질소 생성 전구체의 유량 또는 유동 지속시간을 증가시킴으로써 증가될 수 있다. 실리콘 산화질화물층 내의 산소의 농도는, O2, H2O, 또는 O3 등과 같은 산소 생성 전구체의 유량 또는 유동 지속시간을 증가시킴으로써 증가될 수 있다. 실리콘 산화질화물층 내의 질소 대 산소의 비율은, 질소 생성 전구체와 산소 생성 전구체의 상대적인 유량 또는 유동 지속시간을 제어함으로써 제어될 수 있다. 예컨대, 산소 생성 전구체 유동의 더 긴 지속시간은, 형성되는 보호층(100) 내의 질소의 양을 감소시킬 수 있다(아래의 도 18의 논의 또한 참조). 다른 공정 파라미터, 물질, 또는 기법이 가능하다.
일부 실시예에 따라서, 도 12a 및 도 12b에서, 도 11a 내지 도 11b에 도시된 구조물 위에 제1 층간 유전체(ILD)(88)가 형성된다. 제1 ILD(88)는 유전체 물질로 형성될 수 있으며, CVD, 플라즈마 강화 CVD(PECVD, plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 제1 ILD(88)는 실리콘 산화물, 인규산염 유리(PSG, phospho-silicate glass), 붕소규산염 유리(BSG, boro-silicate glass), 붕소 도핑 인규산염 유리(BPSG, boron-doped phospho-silicate glass), 또는 무도핑 규산염 유리(USG, undoped silicate glass) 등과 같은 유전체 물질로 형성될 수 있다. 예컨대, 일부 실시예에서, 제1 ILD(88)는, 원격 플라즈마 시스템에서 CVD 기반 물질이 퇴적되고 후속적으로 경화되어 퇴적된 물질을 실리콘 산화물 물질로 변환하는, FCVD를 사용하여 형성된 실리콘 산화물이다. 도시된 실시예에서, 절연 물질(54)은, FCVD 공정에 의해 형성된 실리콘 산화물이다. 임의의 허용가능한 공정에 의해 형성된 다른 유전체 물질이 대안적으로 사용될 수도 있다.
일부 실시예에서, 보호층(100)의 질소 함량을 감소시키기 위해 어닐링 공정이 수행된다. 어닐링 공정은 FCVD 공정 내의 경화 단계로서 수행될 수 있거나, FCVD 경화 단계에 더하여 수행될 수 있다. 도 12a 내지 도 12b에서, 어닐링 공정을 수행한 후의 보호층(100)이, 변환된 층(100')으로서 도시되어 있다. 어닐링 공정은 적합한 공정 챔버(예컨대, 퇴적 챔버), 오븐 등의 내에서 수행될 수 있다. 일부 실시예에서, 어닐링 공정은 약 400°C와 약 1000°C 사이의 온도에서 수행된다. 일부 실시예에서, 어닐링 공정은, 아르곤, N2, H2, 증기, H2O, O2, O3 등 또는 이들의 조합을 포함할 수 있는 하나 이상의 공정 가스를 사용하여 수행된다. 일부 실시예에서, 어닐링 공정은 약 0.5시간과 약 4시간 사이의 시간의 지속시간 동안 수행될 수 있다.
어닐링 공정은 보호층(100)으로부터 질소를 제거하며, 따라서 변화된 층(100')은 보호층(100)보다 더 낮은 질소 농도를 갖는다. 일부 경우, 어닐링 공정은 H2O를 실리콘 산화질화물과 반응시켜 질소 원자를 산소 원자로 대체하고, 질소를, 공정 챔버로부터 퍼징될 수 있는, NH3의 반응 생성물로서 포획함으로써 질소를 제거한다. 예컨대, 일부 실시예에서, 보호층(100)은, 제1 질소 원자 백분율을 갖는 실리콘 산화질화물이고, 변환된 층(100')은, 제1 질소 원자 백분율보다 더 작은 제2 질소 원자 백분율을 갖는 실리콘 산화질화물이다. 일부 실시예에서, 어닐링 공정은, 초기 보호층(100) 내의 질소량의 약 절반 미만을 갖는 변환된 층(100')을 형성할 수 있다. 예컨대, 변환된 층(100')은 초기 보호층(100) 내의 질소량의 0%와 약 5% 사이를 가질 수 있다.
이는, 4개의 샘플 보호층 A, B, C, 및 D, 및 어닐링 공정을 수행한 후의 대응하는 변환된 층 A, B, C, 및 D 내의 질소 원자 백분율의 실험 데이터를 도시하는 도 18에 도시되어 있다. 도 18에 도시된 바와 같이, 어닐링 공정은 보호층(100) 내의 질소 원자 백분율을 감소시킨다. 예컨대, 샘플 A의 변환된 층은, 샘플 A의 초기 보호층 내에 존재하는 질소의 원자 백분율의 약 5.6%만을 갖는다. 유사하게, 샘플 B, C, 및 D의 변환된 층은 그 초기 보호층 내에 존재하는 질소의 원자 백분율의 약 15.8%, 약 20%, 및 약 47.8%를 각각 갖는다. 이러한 방식으로, 변환된 층은, 초기 보호층의 질소 원자 백분율의 5분의 1 미만인 질소 원자 백분율을 가질 수 있다. 변환된 층(100') 내의 질소량은 초기 보호층(100) 내의 질소량에 또는 어닐링 공정의 파라미터에 의존할 수 있다. 예컨대, 더 긴 지속시간 및/또는 더 높은 온도를 사용하는 어닐링 공정은, 더 짧은 지속시간 및/또는 더 낮은 온도를 사용하는 어닐링 공정보다 더 많은 질소를 제거할 수 있다. 이들은 예이며, 다른 결과가 가능하다.
또한, 도 18은, 상이한 전구체의 노출을 제어하는 것이 보호층(100) 내의 질소 농도를 제거하기 위해 어떻게 사용될 수 있는지를 도시한다. 예컨대, 샘플 A의 보호층의 형성은, 샘플 B, C, 및 D의 보호층의 형성보다 더 긴 산소 전구체 유동 지속시간을 사용했다. 증가된 산소 전구체 유동 지속시간때문에, 샘플 A의 보호층(및 변환된 층)은 4개의 샘플 중 가작 작은 질소 원자 백분율을 갖는다. 또 다른 예로서, 샘플 D는 4개의 샘플 중 가장 짧은 산소 전구체 유동 지속시간을 가졌으며 그 결과 가장 큰 질소 원자 백분율을 갖는다. 이들은 예이며, 층 조성을 제어하기 위한 다른 기법 또는 다른 결과가 가능하다.
어닐링 공정을 사용하여 보호층(100)을 변환된 층(100')으로 변환함으로써, 후속적인 처리 단계에 대한 보호층(100)의 영향이 감소될 수 있다. 예컨대, 어닐링 공정을 사용하여 보호층(100)의 질소 함량을 감소시킴으로써, 잔존하는 변환된 층(100')은, 예를 들어 소스/드레인 콘택트(112)(도 17a 내지 도 17b 참조)에 대한 개구의 형성 동안, 더 쉽게 에칭될 수 있다. 일부 경우, 보호층(100)을 변환된 층(100')으로 변환함으로써, 보호층(100)은 추가적인 에칭 정지층으로서의 역할을 유의미하게 수행하지 않으며, 따라서, 얇은 CESL(87)의 이익이 보존된다. 이러한 방식으로, 얇은 CESL(87)이 사용될 때에도 에피택셜 소스/드레인 영역(82)이 산화로부터 보호될 수 있다. 예컨대, 도 19는, ILD(88)의 형성 후의 여러 원자 종의 상대적인 농도 대 깊이의 실험 데이터를 도시한다. 도 19에 도시된 바와 같이, 에피택셜 소스/드레인 영역(82) 내의 산소의 농도는 작으며, 이는 보호층(100)(예컨대, 도 19의 변환된 층(100'))의 존재로 인한 감소된 산화를 나타낸다.
도 13a 및 도 13b를 참조하면, 제1 ILD(88)의 상단 표면이 더미 게이트(72) 또는 마스크(74)의 상단 표면과 수평을 이루게 하기 위하여, CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은, 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따르는 게이트 스페이서(86) 및 게이트 밀봉 스페이서(80)의 부분도 제거할 수 있다. 평탄화 공정 후, 더미 게이트(72), 게이트 밀봉 스페이서(80), 게이트 스페이서(86), 및 제1 ILD(88)의 상단 표면은 수평을 이룬다. 따라서, 더미 게이트(72)의 상단 표면은 제1 ILD(88)를 통해 노출된다. 일부 실시예에서, 마스크(74)가 잔존할 수 있으며, 이러한 경우 평탄화 공정은 제1 ILD(88)의 상단 표면이 마스크(74)의 상단 표면과 수평을 이루게 한다.
도 14a 및 도 14b에서, 더미 게이트(72)가, 그리고 존재하는 경우에는 마스크(74)가, 에칭 단계 중에 제거되어, 리세스(90)가 형성되도록 한다. 리세스(90) 내의 더미 유전체층(60)의 부분도 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만 제거되고 더미 유전체층(60)은 잔존하여 리세스(90)에 의해 노출된다. 일부 실시예에서, 더미 유전체층(60)은 다이의 제1 영역(예컨대, 코어 로직 영역) 내의 리세스(90)로부터는 제거되고 다이의 제2 영역(예컨대, 입력/출력 영역) 내의 리세스(90) 내에는 잔존한다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예컨대, 에칭 공정은, 제1 ILD(88) 또는 게이트 스페이서(86)를 에칭하지 않으면서 더미 게이트(72)를 선택적으로 에칭하는 반응 가스를 사용하는 건식 에칭 공정을 포함할 수 있다. 각 리세스(90)는 각 핀(52)의 채널 영역(58)을 노출시키고 그리고/또는 그 위에 놓인다. 각 채널 영역(58)은, 이웃하는 에피택셜 소스/드레인 영역(82) 쌍 사이에 배치된다. 제거 도중, 더미 게이트(72)가 에칭될 때 더미 유전체층(60)은 에칭 정지층으로서 사용될 수 있다. 이후, 더미 게이트(72)의 제거 후에 더미 유전체층(60)이 선택적으로 제거될 수 있다.
도 15a 및 도 15b에서, 대체 게이트를 위해 게이트 유전체층(92) 및 게이트 전극(94)이 형성된다. 도 14c는 도 14b의 영역(89)의 상세도를 도시한다. 게이트 유전체층(92)은 리세스(90) 내에, 예를 들면 핀(52)의 측벽 및 상단 표면 상에 그리고 게이트 밀봉 스페이서(80)/게이트 스페이서(86)의 측벽 상에, 컨포멀하게 퇴적된다. 게이트 유전체층(92)은 제1 ILD(88)의 상단 표면 상에도 형성될 수 있다. 일부 실시예에 따라서, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층을 포함한다. 일부 실시예에서, 게이트 유전체층(92)은 하이-k 유전체 물질을 포함하며, 이들 실시예에서, 게이트 유전체층(92)은 약 7.0보다 더 큰 k 값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 규화물 또는 금속 산화물을 포함할 수 있다. 게이트 유전체층(92)의 형성 방법은 분자 빔 퇴적(MBD, Molecular-Beam Deposition), ALD, 및 PECVD 등을 포함할 수 있다. 더미 게이트 유전체(60)의 부분이 리세스(90) 내에 잔존하는 실시예에서, 게이트 유전체층(92)은 더미 게이트 유전체(60)의 물질(예컨대, SiO2)을 포함한다.
게이트 전극(94)은 게이트 유전체층(92) 위에 각각 퇴적되고, 리세스(90)의 나머지 부분을 충전시킨다. 게이트 전극(94)은, 티타늄 질화물, 티타늄 산화물, 탄탈룸 질화물, 탄탈룸 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다중층과 같은, 금속 함유 물질을 포함할 수 있다. 예컨대, 도 14b에는 단일층 게이트 전극(94)이 도시되어 있지만, 도 15c에 의해 도시된 바와 같이, 게이트 전극(94)은 임의의 수의 라이너층(94A), 임의의 수의 일함수 튜닝층(94B), 및 충전 물질(94C)을 포함할 수 있다. 리세스(90)의 충전 후, ILD(88)의 상단 표면 위에 있는, 게이트 전극(94)의 물질 및 게이트 유전체층(92)의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 게이트 유전체층(92) 및 게이트 전극(94)의 물질의 잔존 부분은 따라서 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체층(92)은 "게이트 스택"으로서 총칭될 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라서 연장될 수 있다.
영역(50N) 및 영역(50P) 내의 게이트 유전체층(92)의 형성은 동시에 발생하여, 각 영역 내의 게이트 유전체층(92)이, 동일한 물질로부터 형성되도록 할 수 있고, 게이트 전극(94)의 형성은 동시에 발생하여, 각 영역 내의 게이트 전극(94)이, 동일한 물질로부터 형성되도록 할 수 있다. 일부 실시예에서, 각 영역 내의 게이트 유전체층(92)은 별개의 공정에 의해 형성되어, 게이트 유전체층(92)이, 상이한 물질이도록 할 수 있고, 그리고/또는 각 영역 내의 게이트 전극(94)은 별개의 공정에 의해 형성되어, 게이트 전극(94)이, 상이한 물질이도록 할 수 있다. 별개의 공정을 사용할 때, 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 16a 및 도 16b에서, 제1 ILD(88) 위에 제2 ILD(108)가 퇴적된다. 일부 실시예에서, 제2 ILD(108)는, 유동가능 CVD(FCVD) 방법에 의해 형성되는 유동가능 필름이다. 일부 실시예에서, 제2 ILD(108)는, PSG, BSG, BPSG, 또는 USG 등과 같은, 유전체 물질로 형성되며, CVD 및 PECVD와 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에 따라서, 제2 ILD(108)의 형성 이전에, (게이트 유전체층(92) 및 그 위에 놓이는 대응하는 게이트 전극(94)을 포함하는) 게이트 스택이 리세싱되어, 도 16a 및 도 16b에 도시된 바와 같이, 게이트 스택 바로 위에 그리고 게이트 스페이서(86)의 양측 부분 사이에 리세스가 형성되도록 한다. 실리콘 질화물 또는 실리콘 산화질화물 등과 같은, 하나 이상의 유전체 물질의 층을 포함하는 게이트 마스크(96)가 리세스 내에 충전되고, 제1 ILD(88) 위에서 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 공정이 뒤잇는다. 후속적으로 형성되는 게이트 콘택트(110)(도 17a 및 도 17b)는 게이트 마스크(96)를 관통하여, 리세싱된 게이트 전극(94)의 상단 표면에 접촉한다.
도 17a 및 도 17b에서, 일부 실시예에 따라서, 제2 ILD(108) 및 제1 ILD(88)를 관통하여 게이트 콘택트(110) 및 소스/드레인 콘택트(112)가 형성된다. 제2 ILD(108) 및 게이트 마스크(96)를 관통하여 게이트 콘택트(110)에 대한 개구가 형성된다. 제1 ILD(88) 및 제2 ILD(108)와 CESL(87)을 관통하여 소스/드레인 콘택트(112)에 대한 개구가 형성된다. 소스/드레인 콘택트(112)에 대한 개구는 또한, 변환된 층(100')을 관통하여 연장된다(도 17a 내지 도 17b에는 도시되지 않음). 개구는, 허용가능한 포토리소그래피 및 에칭 기법을 사용하여 형성될 수 있다. 예컨대, 개구는 하나 이상의 적합한 이방성 건식 에칭 공정을 사용하여 에칭될 수 있다. 확산 배리어층 또는 접착층 등과 같은 라이너, 및 전도성 물질이 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 또는 탄탈룸 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다. ILD(108)의 표면으로부터 과잉 물질을 제거하기 위하여, CMP와 같은, 평탄화 공정이 수행될 수 있다. 잔존 라이너 및 전도성 물질은 개구 내에 소스/드레인 콘택트(112) 및 게이트 콘택트(110)를 형성한다. 에피택셜 소스/드레인 영역(82)과 소스/드레인 콘택트(112) 사이의 계면에 규화물을 형성하기 위하여 어닐링 공정이 수행될 수 있다. 소스/드레인 콘택트(112)는 에피택셜 소스/드레인 영역(82)에 물리적 및 전기적으로 커플링되고, 게이트 콘택트(110)는 게이트 전극(106)에 물리적 및 전기적으로 커플링된다. 소스/드레인 콘택트(112) 및 게이트 콘택트(110)는, 상이한 공정에서 형성될 수 있거나, 동일한 공정에서 형성될 수 있다. 동일한 단면에 형성되는 것으로 도시되어 있으나, 소스/드레인 콘택트(112) 및 게이트 콘택트(110) 각각은, 상이한 단면에 형성될 수 있으며, 이는 콘택트의 단락을 회피할 수 있다는 것이 이해되어야 한다.
본 명세서의 실시예들은 이점을 달성할 수 있다. 본 명세서에 설명된 바와 같은 소스/드레인 영역 위의 보호층의 사용은 후속적인 처리 단계 동안 소스/드레인 영역에 대한 손상을 감소시킬 수 있다. 예컨대, 보호층은 ILD층의 형성 동안 소스/드레인 영역의 산화를 감소시키거나 방지할 수 있다. 보호층의 사용은 또한, 소스/드레인 영역에 대한 손상의 증가된 위험 없이 더 얇은 콘택트 에칭 정지층이 형성되도록 할 수 있다. 일부 경우, 더 얇은 콘택트 에칭 정지층은 소스/드레인 영역에 대한 콘택트의 더 쉽거나 더 재현가능한 형성을 허용할 수 있다. 또한, 보호층을, 더 적은 질소를 갖는 변환된 층으로 변환하기 위해 어닐링 공정이 수행될 수 있다. 예컨대, 실리콘 산화질화물의 보호층은 실리콘 산화물의 변환층으로 또는 더 작은 질소 농도를 갖는 실리콘 산화질화물의 변환층으로 변환될 수 있다. 이러한 방식으로 보호층의 질소 함량을 감소시키는 것은 또한, 소스/드레인 영역에 대한 콘택트의 더 쉽거나 더 재현가능한 형성을 허용할 수 있다.
실시예에 따라서, 방법은, 기판으로부터 연장되는 핀을 형성하는 단계; 핀의 양측 측벽을 따라 제1 격리 영역을 형성하는 단계; 핀 위에 게이트 구조물을 형성하는 단계; 게이트 구조물에 인접하여 핀 내에 에피택셜 소스/드레인 영역을 형성하는 단계; 에피택셜 소스/드레인 영역 위에 그리고 게이트 구조물 위에 에칭 정지층을 형성하는 단계; 에칭 정지층 위에 보호층을 형성하는 단계 - 보호층은 실리콘 산화질화물을 포함함 - ; 및 보호층 위에 제2 격리 물질을 형성하는 단계 - 제2 격리 물질을 형성하는 단계는 보호층의 질소 농도를 감소시킴 - 를 포함한다. 실시예에서, 제2 격리 물질은 실리콘 산화물을 포함한다. 실시예에서, 보호층을 형성하는 단계는, 원자층 퇴적(ALD, atomic layer deposition) 공정을 사용하는 단계를 포함한다. 실시예에서, 제2 격리 물질을 형성하는 단계 후에, 보호층은, 10% 미만인 질소 원자 백분율을 갖는다. 실시예에서, 제2 격리 물질을 형성하는 단계는, 보호층을 실리콘 산화질화물로부터 실리콘 산화물로 변환하는 어닐링 공정을 수행하는 단계를 포함한다. 실시예에서, 보호층은 1nm와 3nm 사이의 두께를 갖는다. 실시예에서, 제2 격리 물질을 형성하는 단계는, 유동가능 화학적 기상 증착(FCVD, flowable chemical vapor deposition) 공정을 포함한다. 실시예에서, 방법은, 에피택셜 소스/드레인 영역을 노출시키기 위해 제2 격리 물질, 보호층, 및 에칭 정지층을 통해 연장되는 개구를 형성하고, 개구 내에 전도성 물질을 퇴적시키는 단계를 포함한다.
실시예에 따라서, 반도체 디바이스를 형성하는 방법은, 기판으로부터 돌출되는 반도체 핀을 형성하는 단계; 반도체 핀 위에 게이트 스택을 형성하는 단계; 게이트 스택에 인접하여 반도체 핀 상에 소스/드레인 영역을 형성하는 단계; 소스/드레인 영역 및 게이트 스택 위에서 연장되는 제1 유전체층을 형성하는 단계; 제1 유전체층 상에 제2 유전체층을 형성하는 단계 - 제2 유전체층은 제1 유전체층과는 상이한 물질이고, 제2 유전체층은 제1 질소 원자 백분율을 가지면서 형성됨 - ; 제2 유전체층 상에 절연층을 형성하는 단계 - 절연층은 제2 유전체층과는 상이한 물질임 - ; 어닐링 공정을 수행하는 단계 - 어닐링 공정을 수행하는 단계 후에, 제2 유전체층은, 제1 질소 원자 백분율보다 더 작은 제2 질소 원자 백분율을 가짐 - ; 및 어닐링 공정을 수행하는 단계 후에, 소스/드레인 영역과 접촉하도록 절연층, 제2 유전체층, 및 제1 유전체층을 통해 연장되는 전도성 피처를 형성하는 단계를 포함한다. 실시예에서, 제1 유전체층은 실리콘 질화물이다. 실시예에서, 제1 유전체층은 2nm와 100nm 사이의 두께를 갖는다. 실시예에서, 어닐링 공정은 400°C와 1000°C 사이의 온도에서 수행된다. 실시예에서, 제2 유전체층은 실리콘 산화질화물이고, 제1 질소 원자 백분율은 1%와 20% 사이이다. 실시예에서, 제2 질소 원자 백분율은 제1 질소 원자 백분율의 5분의 1 미만이다. 실시예에서, 절연층은 실리콘 산화물이다.
실시예에 따라서, 디바이스는, 반도체 기판으로부터 연장되는 핀; 핀 위에 있고 핀의 측벽을 따르는 게이트 스택; 게이트 스택의 측벽 및 핀의 측벽을 따르는 게이트 스페이서; 핀 내에 있고 게이트 스택에 인접한 에피택셜 소스/드레인 영역; 에피택셜 소스/드레인 영역 및 게이트 스페이서 위에서 연장되는 실리콘 질화물층; 실리콘 질화물층 상의 실리콘 산화질화물층; 실리콘 산화질화물층 상의 절연층; 및 절연층, 실리콘 산화질화물층, 및 실리콘 질화물층을 통해 에피택셜 소스/드레인 영역까지 연장되는 콘택트를 포함한다. 실시예에서, 절연층은 실리콘 산화물을 포함한다. 실시예에서, 실리콘 산화질화물층은 실리콘 질화물층보다 더 두껍다. 실시예에서, 실리콘 산화질화물층은 1nm와 3nm 사이의 두께를 갖는다. 실시예에서, 실리콘 산화질화물층은, 1%와 20% 사이인 질소 원자 농도를 갖는다.
전술한 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지해야 한다.
<부기>
1. 방법에 있어서,
기판으로부터 연장되는 핀을 형성하는 단계;
상기 핀의 양측 측벽을 따라 제1 격리 영역을 형성하는 단계;
상기 핀 위에 게이트 구조물을 형성하는 단계;
상기 게이트 구조물에 인접하여 상기 핀 내에 에피택셜 소스/드레인 영역을 형성하는 단계;
상기 에피택셜 소스/드레인 영역 위에 그리고 상기 게이트 구조물 위에 에칭 정지층을 형성하는 단계;
상기 에칭 정지층 위에 보호층을 형성하는 단계 - 상기 보호층은 실리콘 산화질화물을 포함함 - ; 및
상기 보호층 위에 제2 격리 물질을 형성하는 단계 - 상기 제2 격리 물질을 형성하는 단계는 상기 보호층의 질소 농도를 감소시킴 -
를 포함하는, 방법.
2. 제1항에 있어서, 상기 제2 격리 물질은 실리콘 산화물을 포함하는, 방법.
3. 제1항에 있어서, 상기 보호층을 형성하는 단계는, 원자층 퇴적(ALD, atomic layer deposition) 공정을 사용하는 단계를 포함하는, 방법.
4. 제1항에 있어서, 상기 제2 격리 물질을 형성하는 단계 후에, 상기 보호층은, 10% 미만인 질소 원자 백분율을 갖는, 방법.
5. 제1항에 있어서, 상기 제2 격리 물질을 형성하는 단계는, 상기 보호층을 실리콘 산화질화물로부터 실리콘 산화물로 변환하는 어닐링 공정을 수행하는 단계를 포함하는, 방법.
6. 제1항에 있어서, 상기 보호층은 1nm와 3nm 사이의 두께를 갖는, 방법.
7. 제1항에 있어서, 상기 제2 격리 물질을 형성하는 단계는 유동가능 화학적 기상 증착(FCVD, flowable chemical vapor deposition) 공정을 포함하는, 방법.
8. 제1항에 있어서, 상기 에피택셜 소스/드레인 영역을 노출시키기 위해 상기 제2 격리 물질, 상기 보호층, 및 상기 에칭 정지층을 통해 연장되는 개구를 형성하고, 상기 개구 내에 전도성 물질을 퇴적시키는 단계를 더 포함하는, 방법.
9. 반도체 디바이스를 형성하는 방법에 있어서,
기판으로부터 돌출되는 반도체 핀을 형성하는 단계;
상기 반도체 핀 위에 게이트 스택을 형성하는 단계;
상기 게이트 스택에 인접하여 상기 반도체 핀 상에 소스/드레인 영역을 형성하는 단계;
상기 소스/드레인 영역 및 상기 게이트 스택 위에서 연장되는 제1 유전체층을 형성하는 단계;
상기 제1 유전체층 상에 제2 유전체층을 형성하는 단계 - 상기 제2 유전체층은 상기 제1 유전체층과는 상이한 물질이고, 상기 제2 유전체층은 제1 질소 원자 백분율을 가지면서 형성됨 - ;
상기 제2 유전체층 상에 절연층을 형성하는 단계 - 상기 절연층은 상기 제2 유전체층과는 상이한 물질임 - ;
어닐링 공정을 수행하는 단계 - 상기 어닐링 공정을 수행하는 단계 후에, 상기 제2 유전체층은, 상기 제1 질소 원자 백분율보다 더 작은 제2 질소 원자 백분율을 가짐 - ; 및
상기 어닐링 공정을 수행하는 단계 후에, 상기 소스/드레인 영역과 접촉하도록 상기 절연층, 상기 제2 유전체층, 및 상기 제1 유전체층을 통해 연장되는 전도성 피처를 형성하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
10. 제9항에 있어서, 상기 제1 유전체층은 실리콘 질화물인, 반도체 디바이스를 형성하는 방법.
11. 제9항에 있어서, 상기 제1 유전체층은 2nm와 100nm 사이의 두께를 갖는, 반도체 디바이스를 형성하는 방법.
12. 제9항에 있어서, 상기 어닐링 공정은 400°C와 1000°C 사이의 온도에서 수행되는, 반도체 디바이스를 형성하는 방법.
13. 제9항에 있어서, 상기 제2 유전체층은 실리콘 산화질화물이고, 상기 제1 질소 원자 백분율은 1%와 20% 사이인, 반도체 디바이스를 형성하는 방법.
14. 제9항에 있어서, 상기 제2 질소 원자 백분율은 상기 제1 질소 원자 백분율의 5분의 1 미만인, 반도체 디바이스를 형성하는 방법.
15. 제9항에 있어서, 상기 절연층은 실리콘 산화물인, 반도체 디바이스를 형성하는 방법.
16. 디바이스에 있어서,
반도체 기판으로부터 연장되는 핀;
상기 핀 위에 있고 상기 핀의 측벽을 따르는 게이트 스택;
상기 게이트 스택의 측벽 및 상기 핀의 측벽을 따르는 게이트 스페이서;
상기 핀 내에 있고 상기 게이트 스택에 인접한 에피택셜 소스/드레인 영역;
상기 에피택셜 소스/드레인 영역 및 상기 게이트 스페이서 위에서 연장되는 실리콘 질화물층;
상기 실리콘 질화물층 상의 실리콘 산화질화물층;
상기 실리콘 산화질화물층 상의 절연층; 및
상기 절연층, 상기 실리콘 산화질화물층, 및 상기 실리콘 질화물층을 통해 상기 에피택셜 소스/드레인 영역까지 연장되는 콘택트
를 포함하는, 디바이스.
17. 제16항에 있어서, 상기 절연층은 실리콘 산화물을 포함하는, 디바이스.
18. 제16항에 있어서, 상기 실리콘 산화질화물층은 상기 실리콘 질화물층보다 더 두꺼운, 디바이스.
19. 제16항에 있어서, 상기 실리콘 산화질화물층은 1nm와 3nm 사이의 두께를 갖는, 디바이스.
20. 제16항에 있어서, 상기 실리콘 산화질화물층은, 1%와 20% 사이인 질소 원자 농도를 갖는, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판으로부터 연장되는 핀을 형성하는 단계;
    상기 핀의 양측 측벽을 따라 제1 격리 영역을 형성하는 단계;
    상기 핀 위에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접하여 상기 핀 내에 에피택셜 소스/드레인 영역을 형성하는 단계;
    상기 에피택셜 소스/드레인 영역 위에 그리고 상기 게이트 구조물 위에 에칭 정지층을 형성하는 단계;
    상기 에칭 정지층 위에 보호층을 형성하는 단계 - 상기 보호층은 실리콘 산화질화물을 포함함 - ; 및
    상기 보호층 위에 제2 격리 물질을 형성하는 단계 - 상기 제2 격리 물질을 형성하는 단계는 상기 보호층의 질소 농도를 감소시킴 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제2 격리 물질을 형성하는 단계 후에, 상기 보호층은, 10% 미만인 질소 원자 백분율을 갖는, 방법.
  3. 제1항에 있어서, 상기 제2 격리 물질을 형성하는 단계는, 상기 보호층을 실리콘 산화질화물로부터 실리콘 산화물로 변환하는 어닐링 공정을 수행하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 에피택셜 소스/드레인 영역을 노출시키기 위해 상기 제2 격리 물질, 상기 보호층, 및 상기 에칭 정지층을 통해 연장되는 개구를 형성하고, 상기 개구 내에 전도성 물질을 퇴적시키는 단계를 더 포함하는, 방법.
  5. 반도체 디바이스를 형성하는 방법에 있어서,
    기판으로부터 돌출되는 반도체 핀을 형성하는 단계;
    상기 반도체 핀 위에 게이트 스택을 형성하는 단계;
    상기 게이트 스택에 인접하여 상기 반도체 핀 상에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역 및 상기 게이트 스택 위에서 연장되는 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 상에 제2 유전체층을 형성하는 단계 - 상기 제2 유전체층은 상기 제1 유전체층과는 상이한 물질이고, 상기 제2 유전체층은 제1 질소 원자 백분율을 가지면서 형성됨 - ;
    상기 제2 유전체층 상에 절연층을 형성하는 단계 - 상기 절연층은 상기 제2 유전체층과는 상이한 물질임 - ;
    어닐링 공정을 수행하는 단계 - 상기 어닐링 공정을 수행하는 단계 후에, 상기 제2 유전체층은, 상기 제1 질소 원자 백분율보다 더 작은 제2 질소 원자 백분율을 가짐 - ; 및
    상기 어닐링 공정을 수행하는 단계 후에, 상기 소스/드레인 영역과 접촉하도록 상기 절연층, 상기 제2 유전체층, 및 상기 제1 유전체층을 통해 연장되는 전도성 피처를 형성하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  6. 디바이스에 있어서,
    반도체 기판으로부터 연장되는 핀;
    상기 핀 위에 있고 상기 핀의 측벽을 따르는 게이트 스택;
    상기 게이트 스택의 측벽 및 상기 핀의 측벽을 따르는 게이트 스페이서;
    상기 핀 내에 있고 상기 게이트 스택에 인접한 에피택셜 소스/드레인 영역;
    상기 에피택셜 소스/드레인 영역 및 상기 게이트 스페이서 위에서 연장되는 실리콘 질화물층;
    상기 실리콘 질화물층 상의 실리콘 산화질화물층;
    상기 실리콘 산화질화물층 상의 절연층; 및
    상기 절연층, 상기 실리콘 산화질화물층, 및 상기 실리콘 질화물층을 통해 상기 에피택셜 소스/드레인 영역까지 연장되는 콘택트
    를 포함하는, 디바이스.
  7. 제6항에 있어서, 상기 절연층은 실리콘 산화물을 포함하는, 디바이스.
  8. 제6항에 있어서, 상기 실리콘 산화질화물층은 상기 실리콘 질화물층보다 더 두꺼운, 디바이스.
  9. 제6항에 있어서, 상기 실리콘 산화질화물층은 1nm와 3nm 사이의 두께를 갖는, 디바이스.
  10. 제6항에 있어서, 상기 실리콘 산화질화물층은, 1%와 20% 사이인 질소 원자 농도를 갖는, 디바이스.
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