KR102107623B1 - 금속 절단 공정에서의 푸팅 제거 - Google Patents

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Abstract

방법은 제1 반도체 핀의 일부 위의 제1 부분, 제2 반도체 핀의 일부 위의 제2 부분 및 상기 제1 부분을 상기 제2 부분에 접속하는 제3 부분을 포함하는 게이트 스택을 형성하는 단계를 포함한다. 상기 게이트 스택의 상기 제3 부분에 대해 이방성 에칭을 수행하여 상기 제1 부분과 상기 제2 부분 사이에 개구를 형성한다. 상기 이방성 에칭 후에 상기 제3 부분의 푸팅부가 남겨진다. 방법은 상기 푸팅부의 금속 게이트 부분을 제거하도록 등방성 에칭을 수행하고 상기 개구를 유전체 재료로 충전하는 단계를 더 포함한다.

Description

금속 절단 공정에서의 푸팅 제거{FOOTING REMOVAL IN CUT-METAL PROCESS}
우선권 주장 및 상호 참조
본 출원은 명칭이 "금속 절단 공정에서의 푸팅 제거"이며 2017년 9월 29일자 출원된, 미국 가특허 출원 제62/565,532호의 이익을 주장하며, 이는 본 명세서에 참고로 통합된다.
금속-산화물-반도체(MOS) 소자(device)는 집적 회로의 기본 구성 요소이다. 기존의 MOS 소자는 전형적으로 이온 주입 또는 열 확산과 같은 도핑 동작을 이용하여 p-형 또는 n-형 불순물로 도핑된 폴리실리콘을 갖는 게이트 전극을 갖는다. 게이트 전극의 일 함수는 실리콘의 밴드 엣지로 조정되었다. n-형 금속-산화물-반도체(NMOS) 소자의 경우, 일 함수는 실리콘의 가전자대(valence band)에 가깝게 조정될 수 있다. P-형 금속-산화물-반도체(PMOS) 소자의 경우, 일 함수는 실리콘의 가전자대에 가깝게 조정될 수 있다. 폴리실리콘 게이트 전극의 일 함수는 적절한 불순물을 선택하는 것에 의해 조정될 수 있다.
폴리실리콘 게이트 전극을 갖는 MOS 소자는 캐리어 공핍 효과(carrier depletion effect)를 나타내며, 이는 또한 폴리 공핍 효과(poly depletion effect)라고도 불린다. 폴리 공핍 효과는 인가된 전기장이 게이트 유전체에 가까운 게이트 영역으로부터 캐리어를 제거하여 공핍층을 형성할 때 발생한다. n-도핑 폴리실리콘 층에서, 공핍층은 이온화된 비-이동성 도너 사이트(donor sites)를 포함하며, 여기서, p-도핑된 폴리실리콘 층에서 공핍층은 이온화된 비-이동성 억셉터 사이트(acceptor sites)를 포함한다. 공핍 효과는 유효 게이트 유전체 두께의 증가를 가져오며, 이는 반전층이 반도체의 표면에 생성되는 것을 더욱 어렵게 만든다.
폴리 공핍 문제는 금속 게이트 전극 또는 금속 실리사이드 게이트 전극을 형성함으로써 해결될 수 있으며, NMOS 소자 및 PMOS 소자에 사용되는 금속 게이트는 또한 밴드-엣지 일 함수를 가질 수 있다. NMOS 소자 및 PMOS 소자는 일 함수에 대해 상이한 요건을 갖기 때문에, 이중 게이트 CMOS 소자가 사용된다.
금속 게이트 전극의 형성시에, 긴 더미 게이트가 먼저 형성되고, 그 다음에 긴 길이의 더미 게이트의 여러 부분이 서로 분리되도록 에칭된다. 이어서, 긴 더미 게이트의 식가된 부분에 의해 남겨진 개구에 유전체 재료가 충전된다. 그 다음, 유전체 재료가 연마되어 더미 게이트의 나머지 부분들 사이에 유전체 재료의 일부를 남긴다. 이후, 더미 게이트의 분리된 부분은 금속 게이트로 대체된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1~14a, 14b, 14c, 14d는 일부 실시예에 따른 핀형 전계 효과 트랜지스터(FinFET)의 형성의 중간 단계의 사시도, 상면도 및 단면도를 예시한다.
도 15는 일부 실시예에 따른 FinFET의 형성을 위한 공정 흐름을 예시한다.
다음의 개시 내용은 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
절단-금속-게이트 공정을 이용하여 형성된 트랜지스터 및 그 형성 방법은 다양한 예시적인 실시예에 따라 제공된다. 트랜지스터를 형성하는 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 몇몇 변형이 논의된다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사 참조 번호는 유사 요소를 지정하는 데 사용된다. 도시된 예시적인 실시예에서, 핀형 전계 효과 트랜지스터(FinFET)의 형성은 본 개시 내용의 개념을 설명하기 위한 예로서 사용된다. 평면 트랜지스터도 역시 본 개시 내용의 실시예를 채택할 수 있다.
도 1 내지 도 14a는 본 개시 내용의 일부 실시예에 따른 FinFET의 형성의 중간 단계의 단면도 및 사시도를 예시한다. 도 1 내지 도 14a에 예시된 단계들은 도 15에 예시된 바와 같은 공정 흐름(200)에도 개략적으로 반영된다.
도 1은 초기 구조체의 사시도를 예시한다. 초기 구조체는 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있는 반도체 기판 일 수 있다. 기판(20)은 p-형 또는 n-형 불순물로 도핑될 수 있다. 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 영역과 같은 분리 영역(22)이 기판(20)의 상부면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 인접한 STI 영역(22) 사이의 기판(20)의 부분은 반도체 스트립(24)으로서 지칭된다. 반도체 스트립(24) 및 STI 영역(22)의 상부면은 일부 예시적인 실시예에 따라 서로 실질적으로 동일 높이일 수 있다. 본 개시 내용의 일부 실시예에 따르면, 반도체 스트립(24)은 원래의 기판(20)의 일부이며, 따라서 반도체 스트립(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시 내용의 대안적인 실시예에 따르면, 반도체 스트립(24)은 리세스를 형성하기 위해 STI 영역(22) 사이의 기판(20)의 부분을 에칭하고 상기 리세스 내에 다른 반도체 재료를 재성장시키기 위해 에피택시를 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)과 다른 반도체 재료로 형성된다. 일부 예시적인 실시예에 따르면, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소 또는 III-V족 화합물 반도체 재료로 형성된다.
STI 영역(22)은 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시)을 포함할 수 있다. 라이너 산화물은 예컨대, 원자층 증착(ALD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD) 또는 화학적 기상 증착(CVD)을 이용하여 형성된 증착된 실리콘 산화물 층일 수도 있다. STI 영역(22)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 해당 유전체 재료는 유동성 화학적 기상 증착(FCVD), 스핀-온(spin-on) 등을 이용하여 형성될 수 있다.
도 2를 참조하면, STI 영역(22)은 반도체 스트립(24)의 상부가 돌출핀(24')을 형성하도록 STI 영역(22)의 나머지 부분의 상부면(22A)보다 높게 돌출되도록 리세스된다. 각각의 단계는 도 15에 예시된 바와 같이 공정 흐름(200)에서의 단계(202)로 예시된다. 에칭은 HF3 및 NH3가 에칭 가스로서 사용되는 건식 에칭 공정을 이용하여 수행될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, STI 영역(22)에 리세스를 형성하는 것은 습식 에칭 공정을 이용하여 수행된다. 에칭 화학제는 예를 들어 HF 용액을 포함할 수 있다.
상기 예시된 실시예에서, 핀은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접적인 포토리소그래피 공정을 이용하여 얻어질 수 있는 것보다 작은 피치를 가지는 패턴이 형성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자기 정렬 공정을 이용하여 상기 패턴화된 희생층과 나란히 스페이서가 형성된다. 그 다음에, 희생층이 제거되고 나머지 스페이서 또는 맨드렐은 핀을 패턴화하는 데 사용될 수 있다.
돌출핀(24')의 재료는 기판(20)의 재료와 다른 재료로 대체될 수도 있다. 예를 들어, 돌출핀(24')은 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge, 또는, 예컨대 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등의 III-V족 화합물 반도체로 형성될 수 있다.
도 3을 참조하면, 더미 게이트 스택(30)이 (돌출된) 핀(24')의 상부면 및 측벽 상에 형성된다. 각각의 단계는 도 15에 예시된 바와 같이 공정 흐름(200) 중의 단계(204)로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 해당 더미 게이트 유전체(32) 위에 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예컨대, 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료가 또한 사용될 수 있다. 더미 게이트 스택(30) 각각은 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)을 역시 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물 또는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 또는 다수의 돌출핀(24') 및/또는 STI 영역(22)을 가로 질러 연장될 수 있다. 또한, 더미 게이트 스택(30)는 돌출핀 (24')의 길이 방향에 수직인 길이 방향을 가진다.
다음에, 더미 게이트 스택(30)의 측벽 상에 게이트 스페이서(38)가 형성된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 산화물, 실리콘 단질화물, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 유전체 재료로 형성되며, 단일층 구조 또는 복수의 유전체 층을 포함하는 다층 구조를 가질 수 있다.
본 개시 내용의 일부 실시예에 따르면, 더미 게이트 스택(30) 및 게이트 스페이서(38)에 의해 피복되지 않은 돌출핀(24')의 부분을 에칭하여 도 4에 예시된 구조체가 형성되도록 에칭 단계(이하, 소스/드레인에서의 리세스 형성 단계로 지칭됨)가 수행된다. 리세스 형성은 이방적일 수 있고, 따라서 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분은 보호되어 에칭되지 않는다. 리세스가 형성된 반도체 스트립(24)의 상부면은 일부 실시예에 따라 STI 영역(22)의 상부면(22A)보다 낮을 수 있다. 따라서, 리세스(40)는 STI 영역(22) 사이에 형성된다. 리세스(40)는 더미 게이트 스택(30)의 양면 상에 위치된다.
다음에, 리세스(40) 내에서 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(42)이 형성되어,도 5a의 구조를 얻는다. 각각의 단계는 도 15에 예시된 바와 같이 공정 흐름(200) 중의 단계(206)로서 예시된다. 일부 예시적인 실시예에 따르면, 에피택시 영역(42)은 실리콘 게르마늄, 실리콘 또는 실리콘 탄소를 포함한다. 얻어지는 FinFET가 p-형 FinFET인지 또는 n-형 FinFET인지 여부에 따라, p-형 또는 n-형 불순물이 에피택시 진행에 따라 제 위치에 도핑될 수 있다. 예를 들어, 얻어지는 FinFET가 p-형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장될 수 있다. 반대로, 얻어지는 FinFET가 n-형 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시 내용의 대안적인 실시예에 따르면, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 Ⅲ-Ⅴ족 화합물 반도체로 형성된다. 에피택시 영역(42)이 리세스(40)를 완전히 충전한 후에, 에피택시 영역(42)은 수평으로 확장되기 시작하고, 패싯들(facets)이 형성될 수 있다.
에피택시 단계 후에, 에피택시 영역(42)은 p-형 또는 n-형 불순물이 추가로 주입되어 소스 및 드레인 영역을 형성할 수 있으며, 이들은 참조 번호 42를 사용하여 표시된다. 본 개시 내용의 대안적인 실시예에 따르면, 주입 단계는 에피택시 영역(42)이 에피택시 중에 p-형 또는 n-형 불순물이 적소에 도핑되어 소스/드레인 영역을 형성할 때 생략된다. 에피택시 소스/드레인 영역(42)은 STI 영역(22)에 형성된 하부 및 STI 영역(22)의 상부면 위에 형성된 상부를 포함한다.
도 5b는 본 개시 내용의 대안적인 실시예에 따른 클래딩 소스/드레인 영역(42)의 형성을 예시한다. 이들 실시예에 따르면, 도 3에 예시된 바와 같은 돌출핀(24')은 리세스가 형성되지 않고, 돌출핀(24') 상에 에피택시 영역(41)이 성장된다. 에피택시 영역(41)의 재료는 얻어지는 FinFET가 p-형 FinFET인지 또는 n-형 FinFET인지에 따라 도 5a에 예시된 바와 같은 에피택시 반도체 재료(42)와 유사할 수 있다. 따라서, 소스/드레인(42)은 돌출핀(24') 및 에피택시 영역(41)을 포함한다. 주입은 n-형 불순물 또는 p-형 불순물을 주입하기 위해 수행될 수 있다(또는 수행되지 않을 수 있다).
도 6a는 접촉 에칭 정지층(CESL)(46) 및 층간 유전체(ILD)(48)의 형성 이후의 구조의 사시도를 예시한다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(208)로서 예시된다. CESL(46)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성 될 수 있다. CESL(46)은 예를 들어 ALD 또는 CVD와 같은 컨포멀(conformal) 증착 방법을 사용하여 형성될 수 있다. ILD(48)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 다른 증착 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(48)는 또한 테라에틸오르소 실리케이트(TEOS) 산화물, 플라즈마 증강된 CVD(PECVD) 산화물(SiO2), 폴스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 실리콘 산화물계일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. 화학적 기계적 연마(CMP) 또는 기계적 연마와 같은 평탄화 공정을 수행하여 ILD(48), 더미 게이트 스택(30) 및 게이트 스페이서(38)의 상부면을 서로 평탄화시킨다.
도 6a에 예시된 구조체의 단면도가 도 6b에 예시되어 있다. 단면도는 도 6a의 A-A 라인을 포함하는 수직면으로부터 얻어진다. 도 6b에 예시된 바와 같이, 더미 게이트 스택(30) 중 하나가 예시된다. 더미 게이트 스택(30)의 형성에서의 에칭 효과와 같은 공정 상의 이유로 인해, 더미 게이트 스택(30)의 바닥부는 각각의 상부보다 넓다. 또한, 더미 게이트 스택(30)은 직선형의 수직 측벽을 갖는 상부 및 경사 측벽을 갖는 하부를 포함할 수 있다. 경사 측벽은 직선형이거나 약간의 곡선이 형성된 실질적으로 직선형일 수도 있다. 더미 게이트 스택(30)의 바닥부의 확장을 푸팅 효과(footing effect)하고 하며, 확장부는 부분(30')으로 표시된 바와 같은 푸팅 영역(또는 부분)으로서 지칭된다. 푸팅 영역(30')은 게이트 스페이서(38)의 부분들에 의해 중첩된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 스택(30)의 상부(수직 엣지를 갖는)의 바닥 폭(W1)과 폭(W2) 간의 차이는 약 8 nm보다 크고, 약 8 nm 내지 약 12 nm의 범위일 수 있다. 게이트 스페이서(38)는 더미 게이트 스택(30)의 측벽의 프로파일을 따를 수 있으므로 경사진 하부를 가질 수 있다.
다음에, 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)은 도 7a 및 도 7b에 예시된 바와 같이 금속 게이트 및 대체 게이트 유전체를 포함하는 대체 게이트 스택으로 대체된다. 본 개시 내용의 일부 실시예에 따르면, 교체는 하나 또는 복수의 에칭 단계에서 도 6a 및 도 6b에 예시된 바와 같이 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)를 에칭하여 게이트 스페이서(38)의 대향 부분 사이에 개구가 형성되게 하는 것을 포함한다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(210)로서 예시된다. 각각의 구조체는 더미 게이트 스택(30)을 제거함으로써 도 6a에 예시된 구조체로부터 실현될 수 있다.
다음에, 도 7a 및 도 7b를 참조하면, 게이트 유전체 층(54) 및 게이트 전극(56)을 포함하는 (대체) 게이트 스택(60)이 형성된다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(212)로서 예시된다. 게이트 스택(60)의 형성은 다수의 층을 형성/증착한 다음 CMP 공정 또는 기계적 연마 공정과 같은 평탄화 공정을 수행하는 단계를 포함한다. 게이트 유전체 층(54)은 제거된 더미 게이트 스택에 의해 남겨진 트렌치 내로 연장된다. 본 개시 내용의 일부 실시예에 따르면, 게이트 유전체 층(54)은 그 하부로서 계면층(IL)(50)(도 8c)을 포함한다. IL(50)은 돌출핀(24')의 노출면 상에 형성된다. IL(50)은 돌출핀(24')의 열 산화, 화학적 산화 공정 또는 증착 공정을 통해 형성된 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체 층(54)은 IL(50) 위에 형성된 하이-k 유전체 층(52)(도 8b 및 8c)을 포함할 수 있다. 하이-k 유전체 층(52)은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등을 포함할 수 있다. 하이-k 유전체 재료의 유전 상수(k값)는 3.9보다 높고, 약 7.0보다 클 수 있다. 하이-k 유전체 층(52)은 컨포멀 층(conformal layer)으로서 형성되고 돌출핀(24')의 측벽 및 게이트 스페이서(38)의 측벽 상에 연장된다. 본 개시 내용의 일부 실시예에 따르면, 하이-k 유전체 층(52)은 ALD 또는 CVD를 이용하여 형성된다.
도 7a 및 도 7b를 다시 참조하면, 게이트 전극(56)은 게이트 유전체 층(54)의 상부에 형성되고, 제거된 더미 게이트 스택에 의해 남겨진 트렌치의 나머지 부분을 충전한다. 게이트 전극(56)의 서브 층은 도 7a에 별도로 예시되어 있지 않지만 실제로 서브 층은 조성의 차이로 인해 구별 가능하다. 적어도 하부의 서브 층의 증착은 ALD 또는 CVD와 같은 컨포멀 증착 방법을 이용하여 수행될 수 있어서, 게이트 전극(56)(및 각각의 서브 층)의 수직 부분의 두께 및 수평 부분의 두께는 서로 실질적으로 동일하다.
게이트 전극(56)은 한정되는 것은 아니지만 티타늄 실리콘 질화물(TSN) 층, 탄탈 질화물(TaN) 층, 티타늄 질화물(TiN) 층, 티타늄 알루미늄(TiAl) 층, 추가적인 TiN 및/또는 TaN 층, 및 충전 금속을 포함하는 복수의 층을 포함할 수 있다. 이들 층 중 일부는 각각의 FinFET의 일 함수를 정의한다. 또한, p-형 FinFET의 금속층과 n-형 FinFET의 금속층은 서로 상이할 수 있어서 금속층들의 일 함수들은 각각의 p-형 또는 n-형 FinFET에 적합하다. 충전 금속은 알루미늄, 구리 또는 코발트를 포함할 수 있다.
도 7b는 예시적인 금속 게이트 스택(60)의 단면도를 도시한다. 단면도는 도 7a에 예시된 바와 같은 A-A를 포함하는 수직면으로부터 얻어진다. 단면도는 돌출핀(24')보다는 STI 영역(22)을 가로 지르는 평면으로부터 얻어지기 때문에, IL(50)은 단면도에 존재하지 않는다. 오히려, 하이-k 유전체 층(52)은 STI 영역(22)의 상부면에 접촉된다. 일부 예시적인 실시예에 따르면, 게이트 전극(56)은 TSN 층(56-1), TaN 층(56-2), TiN 층(56-3), TiAl 층(56-4) 및 TiN 층(56-5) 및 충전 금속(56-6)을 포함한다. 이러한 층 스택은 일례이며, 상이한 구조를 갖는 금속 스택이 채택될 수 있음을 알 것이다. 게이트 스택(60)은 더미 게이트 스택(30)(도 6b)에 푸팅 영역(30')의 존재로 인해 생기는 푸팅부(60')를 또한 포함한다. 푸팅부(60')는 하이-k 유전체 층(52)과 가능하게는, TSN, TaN 및/또는 TiN 층과 같은 일부 금속층을 포함하는 것으로 예시된다. 푸팅부(60')는 게이트 스페이서(38)의 일부에 직접적으로 하부에 놓이고 그 부분과 중첩된다.
다음에, 도 8a, 도 8b 및 도 8c에 예시된 바와 같이, 하드 마스크(62)가 형성된다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(214)로서 예시된다. 하드 마스크(62)의 재료는 CESL(46), ILD(48) 및/또는 게이트 스페이서(38)의 일부와 동일하거나 상이할 수 있다. 본 개시 내용의 일부 실시예에 따르면, 하드 마스크(62)의 형성은 리세스를 형성하기 위한 에칭을 통해 대체 게이트 스택(60)에 리세스를 형성하고, 리세스 내에 유전체 재료를 충전하고, 유전체 재료의 잉여 부분을 제거하기 위해 평탄화를 수행하는 것을 포함한다. 유전체 재료의 나머지 부분은 하드 마스크(62)이다. 일부 실시예에 따르면, 하드 마스크(62)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등으로 형성된다.
도 8d는 도 8a에 예시된 구조의 일부의 상면도를 예시한다. 대체 게이트 스택(60) 중 하나와 그 상부의 하드 마스크(62)가 예시되어 있다. 게이트 스페이서(38)는 대체 게이트 스택(60)과 하드 마스크(62)룰 완전히 둘러싸는 링을 형성할 수 있다. 또한, 대체 게이트 스택(60)은 이 단계에서 공통의 대체 게이트 스택(60)을 공유하는 FinFET(66A, 66B)의 돌출핀(24')을 가로질러 교차한다.
도 8b는 도 8d에 예시된 구조의 단면도를 예시하며, 도 8d의 A-A 라인을 포함하는 평면으로부터 얻어지며, 상기 평면은 도 8a의 A-A 라인을 포함하는 동일한 평면이다. 도 8c는 도 8d에 도시된 구조의 단면도를 예시하고, 도 8d의 B-B 라인을 포함하는 평면으로부터 얻어진다.
이후 하드 마스크(62)의 일부가 에칭되며, 에칭된 부분은 도 8d의 영역(69) 내에 있는 것으로 예시된다. 도 9b를 참조하면, 에칭 공정은 하드 마스크(62) 위에 패턴화된 포토레지스트(68)를 형성하고 에칭 마스크로서 포토레지스트(68)를 사용하여 하드 마스크(62)를 에칭하는 단계를 포함한다. 도 9a 및 도 9b는 각각 도 8d의 A-A 라인 및 B-B 라인을 포함하는 동일한 평면으로부터 얻어진 단면도를 예시한다. 하드 마스크(62)가 에칭된 후에, 포토레지스트(68)는 제거될 수 있다.
도 10a 및 도 10b는 게이트 스택(60)의 주요 에칭을 예시한다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(218)로서 예시된다. 도 10a 및 도 10b는 각각 도 8d의 A-A 라인 및 B-B 라인을 포함하는 동일한 평면으로부터 얻어진 단면도를 예시한다. 주요 에칭은 도 8d의 영역(69) 내의 게이트 전극의 부분을 제거하며, 도 8d의 대체 게이트 스택(60)을 2개의 부분으로 분리 절단하는 데 사용되며, 상기 2개의 부분 각각은 도 8d 및 도 10b에 예시된 바와 같이 FinFET(66A, 66B) 중 하나의 대체 게이트 전극으로서 작용한다. 각각의 단계는 절단-금속(또는 절단-금속-게이트) 공정으로 지칭된다. 에칭은 도 10a 및 도 10b에 예시된 바와 같이 개구(72)를 형성한다. 일부 실시예에 따르면, 개구(72)는 STI 영역(22)까지 연장되고, STI 영역(22) 내로 약간 연장될 수 있다.
본 개시 내용의 일부 실시예에 따르면, 주요 에칭은 각각 에칭 단계 및 중합체 증착 단계를 포함하는 다수의 에칭-증착 사이클을 포함한다. 본 개시 내용의 일부 실시예에 따르면, 에칭은 한정되는 것은 아니지만 Cl2, BCl3, Ar, CH4, CF4 및 이들의 조합으로부터 선택된 공정 가스를 사용하여 수행된다. 에칭은 약 3 mTorr 내지 약 10 mTorr 범위의 압력으로 수행될 수 있다. 주요 에칭에서 RF 전력이 인가되며, RF 전력은 약 500 와트 내지 약 900 와트 범위일 수 있다. 약 150 와트보다 작은 바이어스 전압이 인가될 수도 있다.
증착은 개구(72)가 하측으로 연장될 때 개구(72)의 상부가 측방향으로 팽창되지 않게 개구(72)의 측벽 상에 해당 측벽을 보호하는 부분을 포함하는 중합체 층(70)을 형성한다. 본 개시 내용의 일부 실시예에 따르면, 중합체 층(70)의 증착은 SiCl4, O2, Ar 등을 포함하는 공정 가스를 사용하여 수행된다. 증착은 약 2 mTorr 내지 약 15 mTorr의 범위의 압력, 약 400 와트 내지 약 900 와트의 범위의 RF 전력 및 약 150 와트보다 작은 바이어스 전압으로 수행될 수 있다. 생성된 중합체 층(70)은 실리콘(Si), 산소(O) 및 탄소(C)의 원소를 포함한다. 또한, 중합체 층(70)은 부가적인 원소와 혼합된 SiO2를 포함한다.
각각의 에칭-증착 사이클은 STI 영역(22)이 노출될 때까지 개구(72)가 더 아래로 연장되도록 한다. 게이트 스페이서(38)는 각각의 사이클의 에칭에 의해 노출되고 이어서 증착된 중합체 층(70)에 의해 피복된다. 에칭은 이방적이며, 따라서 개구(72)의 측벽은 실질적으로 수직이다. 중합체 층(70)은 게이트 스페이서(38), ILD(48) 및 CESL(46)의 상부면 상의 상부 수평부 및 개구(72)의 바닥의 하부 수평부를 포함한다. 3회 또는 4회의(또는 이보다 더 적거나 많은) 에칭-증착 사이클이 존재할 수 있다. 각각의 사이클 또는 최종 사이클이 수행된 후에, 예를 들어 가스(O2, N2 및 H2)의 혼합물을 사용하여 포스트-에칭 경화가 수행될 수 있다. 경화 가스의 압력은 약 3 mTorr 내지 약 10 mTorr 범위일 수 있다. 경화 시 RF 전력이 인가될 수 있으며, RF 전력은 약 500 와트 내지 약 900 와트의 범위일 수 있다. 경화는 상기 사이클에서 형성된 염소 함유 중합체를 제거한다.
에칭은 이방적이므로, 푸팅부(60')와 중첩되는 게이트 스페이서(38)의 차폐에 기인하여 푸팅부(60')는 에칭되지 않는다. 푸팅부(60')는 하이-k 유전체 층(52)의 일부 및 금속 게이트 전극(56)의 일부 나머지 부분을 포함한다. 금속 게이트 전극(56)의 나머지 부분은 푸팅부(60')의 폭에 따라 TSN, TaN 및/또는 TiN 또는 추가의 것을 포함할 수 있다.
앞서의 공정에서 형성된 중합체 층(70)은 개구(72) 내의 상부(70A) 및 해당 상부(70A) 아래의 하부(70B)를 포함한다. 하부(70B)의 두께(T2)는 상부(70A)의 두께(T1)보다 작다. 예를 들어, 두께(T2)는 두께(T1)의 약 50%보다 작을 수 있고 약 30%보다 작을 수 있다. 또한, 상부(70A)는 실질적으로 균일한 두께를 가질 수 있는 반면, 하부(70B)는 개구(72) 내로의 깊이의 증가에 따라 점점 더 작은 두께를 가질 수 있다.
다음에, 비교적 얇은 중합체 층(70)의 적어도 하부(70B)를 얇게 하도록 등방성 습식 에칭이 수행됨으로써, 푸팅부(60')가 노출된다. 얻어지는 구조는 도 11에 예시된다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(220)로서 예시된다. 중합체 층(70)에 있어서 수평부 및 상부(70A)를 포함하는 두꺼운 부분은 얇아지며, 완전히 제거되지 않을 수 있다. 본 개시 내용의 일부 실시예에 따르면, 습식 에칭은 희석된 HF일 수 있는 화학 용액을 사용하여 수행된다. 에칭은 약 20 ℃ 내지 약 30 ℃의 범위의 온도에서 수행될 수 있고, 에칭 시간은 약 30 초 내지 약 60 초의 범위일 수 있다.
습식 에칭 중에, 에칭제는 중합체 층(70)이 부분적으로 에칭되는 반면, 푸팅부(60')의 재료는 실질적으로 에칭되지 않도록 선택된다. 이것은 예를 들어, 에칭액(예, HF)의 농도를 충분히 낮게 조정함으로써 달성될 수 있다. 대안적인 실시예에 따르면, 에칭액에서, 희석된 HF 중의 HF에 대한 물의 중량비는 약 1,500:1보다 크며, 약 1,500:1 내지 약 2,500:1의 범위일 수 있다. 에칭 효과는 희석된 HF의 농도와 관련되고, 고농도, 예를 들어 약 500:1 이상의 고농도는 모든 중합체 층(70) 및 푸팅부(60')가 제거되고 스페이서(38)가 손상되게 할 수 있다. 따라서, 희석된 HF의 농도는 충분히 낮게 선택된다.
다음에, 추가적인 에칭이 수행되어, 푸팅 게이트 스택 부분(60') 내의 게이트 전극(56)의 부분을 제거한다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(222)로서 예시된다. 에칭은 도 12a의 화살표(74)로 표시된다. 하이-k 유전체 층(52)은 에칭되지 않고 최종 구조체 내에 남겨진다. 도 12 및 도 8d로부터 알 수 있는 바와 같이, 트랜지스터(66A)의 게이트 스택의 하이-k 유전체 층(52) 및 트랜지스터(66B)의 게이트 스택의 하이-k 유전체 층(52)은 영역(69) 내의 나머지 하이-k 유전체 층(52)에 의해 물리적으로 접속된다(도 8d). 하이-k 유전체 층(52)은 전기적으로 전도적이지 않기 때문에, 하이-k 유전체 층(52)의 나머지 부분이 트랜지스터(66A)(도 10b 및 도 8d)의 게이트 스택을 트랜지스터(66B)의 게이트 스택에 물리적으로 접속하더라도, 전기적 접속은 이루어지지 이루어지지 않는다.
다시 도 12a를 참조하면, 에칭 공정(74)은 에칭 가스로서 NF3를 사용하여 수행되는 건식 에칭 공정일 수 있다. NF3의 압력은 약 1,000 내지 약 2,000 mTorr 범위일 수 있다. 각각의 웨이퍼의 온도는 약 50 ℃와 약 75 ℃ 사이의 범위에 있다. 에칭 시간은 약 60 초 내지 약 180 초의 범위일 수 있다. 금속층을 에칭하고 하이-k 유전체 층(52)을 남기는 것에 의해, 하이-k 유전체 층(52)은 특히 푸팅 영역에서 측방 에칭을 감소시키기 위한 보호층으로서 사용될 수 있다. 또한, 에칭되지 않은 하이-k 유전체 층(52)을 남기기 위해, 에칭은 약할 수 있으며, 경미한 에칭으로 인해 하드 마스크(도 10b의 62)에 대한 손상이 감소된다.
푸팅부(60') 내의 게이트 전극(56)의 부분에서 TiN, TaN 및 TSN의 에칭은 다음 반응식을 사용하여 표현될 수 있다:
TiN + NF + F → TiF(가스) + N2
TaN + NF + F → TaF(가스) + N2
TiSiN + NF + F → TiF(가스) + SiF(가스) + N2
에칭의 생성물은 기체이므로 제거될 수 있다.
공정 가스로서 산소(O2)를 사용하는 경화 단계가 또한 수행될 수 있다. 경화는 약 10 초 내지 약 40 초 동안 지속될 수 있다. 경화도 역시 건너뛸 수 있다. 다음에, NF3를 사용하는 다른 에칭이 산소 경화를 따를 수 있다. NF3를 사용하는 에칭은 앞서의 에칭(역시 NF3을 사용하여 수행됨)과 유사한 공정 조건을 이용하여 수행될 수 있다. NF3를 사용하는 에칭과 조합된 산소 경화는 통상적으로 에칭이 어려운 TiN, TaN 및 TSN, 특히 TaN을 효과적으로 에칭할 수 있다.
본 개시 내용의 대안적인 실시예에 따르면, 도 11 및 12a에 예시된 단계를 수행하기보다는, 중합체 층(70)을 얇게 하는 습식 에칭이 수행되고(도 10a), 에칭 용액은 에칭 용액이 (게이트 전극(56) 및 하이-k 유전체 층(52)을 포함하는) 노출된 푸팅부(60')를 동시에 공격하도록 조정된다. 얻어지는 구조체에서는 푸팅부(60')가 제거되고, 얻어지는 구조체는 도 12b에 예시된다. 본 개시 내용의 일부 실시예에 따르면, 습식 에칭은 불화 암모니아(NH4F)를 포함하는 화학 용액을 사용하여 수행된다. NH4F의 농도는 중합체 층(70)과 푸팅 게이트 스택 부분(60') 모두를 에칭할 수 있을 정도로 충분히 높게 조정된다. 예를 들어, NH4F의 농도는 약 18%보다 높을 수 있으며, 약 18% 내지 약 25%의 범위일 수 있다. NH4F의 농도는 상기 결과에 영향을 미치고, 저농도는 TaN과 같은 일부 금속층을 에칭할 수 없을 수도 있다는 것을 알 수 있다. 금속층이 에칭되지 않을 때, 하이-k 유전체 층(52)은 금속층에 의해 보호될 것이다. 따라서, 푸팅 게이트 스택 부분(60')을 효과적으로 제거하기 위해서는 효과적인 에칭을 보장하도록 푸팅부(60')의 재료 및 조성에 따라 NH4F의 농도가 선택된다. 에칭은 약 20 ℃ 내지 약 30 ℃의 범위의 온도에서 수행될 수 있고, 에칭 시간은 약 10 초 내지 약 30 초의 범위일 수 있다.
본 개시 내용의 일부 실시예에 따르면, 도 12a 또는 도 12b에 예시된 바와 같은 구조체가 형성된 후에, 잔류 중합체 층(70)은 예를 들어 에칭 화학 작용제로서 극히 희석된 HF를 사용하여 제거된다. 얻어지는 구조체는 각각 도 13a 및 도 13b에 예시된다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(224)로서 예시된다. 본 개시 내용의 대안적인 실시예에 따르면, 중합체 층(70)의 에칭은 생략되고, 중합체 층(70)은 최종 구조체 내에 남겨진다. 따라서, 도 15의 단계(224)는 해당 단계가 수행되거나 수행되지 않을 수도 있음을 나타내기 위해 점선 박스로 예시된다.
도 14a, 도 14b, 도 14c 및 도 14d는 유전체 (분리) 영역(76)의 형성을 예시한다. 각각의 단계는 도 15에 예시된 바와 같은 공정 흐름(200)에서의 단계(226)로서 예시된다. 도 14d는 분리 영역(76)이 FinFET(66A, 66B)의 게이트 스택을 분리하는 것을 보여주는 획득되는 구조체의 상면도를 예시한다. 도 14a 및 도 14b는 도 14d의 A-A 라인을 포함하는 평면으로부터 얻어진다. 도 14c는 도 14d의 B-B 라인을 포함하는 평면으로부터 얻어진다.
유전체 (분리) 영역(76)의 형성은 유전체 재료를 개구(72)(도 13a 및도 13b)에 증착하는 단계 및 CMP 또는 기계적 연마와 같은 평탄화를 수행하여 유전체 재료의 잉여 부분을 제거하는 단계를 포함할 수 있다. 충전 방법은 저압 화학적 기상 증착, 스핀-온 코팅, 플라즈마 증강식 화학적 기상 증착(PECVD) 등을 포함한다. 충전 재료는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물 등을 포함할 수 있다. 도 14a는 점선을 사용하여 중합체 층(70)이 제거될 수 있거나 최종 구조체에 남갸질 수 있음을 나타내는 점선을 사용하여 중합체 층(70)을 나타낸다. 도 14a에서, 하이-k 유전체 층(52)은 남져지고 게이트 스페이서(38)의 오버행 부분에 의해 중첩된다.
도 14b는 일부 실시예에 따라 도 13b의 개구(72)에 충전 유전체 재료가 충전된 후의 구조체를 예시한다. 중합체 층(70)은 또한 이들이 제거될 수 있거나 최종 구조채 내에 남겨질 수 있음을 나타내기 위해 점선을 사용하여 도시된다. 도 14b에서, 하이-k 유전체 층은 남아 있지 않고, 유전체 영역(76)은 투팅 영역 내로 연장된다.
도 14c는 도 14d의 B-B 라인을 포함하는 평면으로부터 얻어진 단면도를 예시한다. 설명 전반에 걸쳐, 유전체 영역(76) 및 중합체 층(70)(남은 경우)은 함께 FinFET(66A, 66B)의 게이트 스택을 대체 게이트 스택(60A, 60B)을 대체 게이트 스택(60A, 60B)으로서 서로 분리시키는 분리 영역(78)(도 14d)으로 지칭된다. 후속 단계에서, 상부에 더 많은 ILD(미도시)가 형성되고, 게이트 스택(60A, 60B) 위에 접촉되게 게이트 접촉 플러그(미도시)가 형성된다. 실리사이드 영역 및 소스/드레인 접촉 플러그(미도시)도 소스/드레인 영역 위에 접촉되게 형성된다.
본 개시 내용의 실시예는 여러 유리한 특징을 가진다. 대체 금속 게이트의 푸팅부의 에칭에 의해, 푸팅 잔류물이 제거되고 누출이 방지된다. 측방 에칭이 감소되고, 하드 마스크의 손실도 감소된다. 절단-메탈 공정 윈도우가 확대된다.
본 개시 내용의 일부 실시예에 따르면, 방법은 제1 반도체 핀의 일부 위의 제1 부분; 제 2 반도체 핀의 일부 위의 제2 부분; 및 상기 제1 부분을 상기 제2 부분에 접속하는 제3 부분을 포함하는 게이트 스택을 형성하는 단계; 상기 게이트 스택의 제3 부분에 대해 이방성 에칭을 수행하여 상기 제1 부분과 상기 제2 부분 사이에 개구를 형성하는 단계로서, 상기 이방성 에칭 후에 상기 제3 부분의 푸팅부가 남겨지는, 단계; 상기 푸팅부의 금속 게이트 부분을 제거하도록 등방성 에칭을 수행하는 단계; 및 상기 개구를 유전체 재료로 충전하는 단계를 포함한다. 일 실시예에서, 등방성 에칭은 NH4F를 포함하는 화학 작용액을 사용하는 습식 에칭을 포함한다. 일 실시예에서, 등방성 에칭은 NF3를 포함하는 공정 가스를 사용하는 건식 에칭을 포함한다. 일 실시예에서, 상기 방법은 상기 푸팅부의 측벽 상의 충합체 층을 박막화하여 상기 푸팅부를 노출시키는 추가적인 등방성 에칭을 수행하는 단계를 더 포함한다. 일 실시예에서, 추가적 등방성 에칭은 희석된 HF를 사용하여 수행되고, 추가적 등방성 에칭 중에, 푸팅부는 실질적으로 에칭되지 않는다. 일 실시예에서, 등방성 에칭에서, 게이트 스택의 푸팅부에 있는 하이-k 유전체 부분 및 금속 게이트 전극부 모두가 제거된다. 일 실시예에서, 등방성 에칭에서, 게이트 스택의 푸팅부의 금속 게이트 전극 부분이 제거되고, 게이트 스택의 푸팅부의 하이-k 유전체 부분이 남져진다. 일 실시예에서, 유전체 재료는 하이-k 유전체 부분과 접촉한다.
본 개시 내용의 일부 실시예에 따르면, 방법은 제1 게이트 스페이서와 제2 게이트 스페이서 사이에, 게이트 유전체 및 해당 게이트 유전체 위의 금속 전극을 포함하는 게이트 스택을 형성하는 단계; 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽을 노출시키도록 상기 게이트 스택의 제1 부분을 에칭하는 단계; 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽 상에 중합체 층을 증착하는 단계; 상기 제1 게이트 스페이서의 일부에 의해 중첩되는 상기 게이트 스택의 푸팅부를 노출시키도록 상기 중합체 층을 박막화하는 단계; 및 상기 푸팅부 내의 상기 금속 전극의 잔류부를 에칭하는 단계를 포함한다. 일 실시예에서, 금속 전극의 잔류부를 에칭한 후에, 푸팅부 내의 게이트 유전체의 일부가 잔류한다. 일 실시예에서, 중합체 층의 박막화는 에칭제로서 희석된 HF 용액을 사용하여 수행된다. 일 실시예에서, 중합체 층을 박막화하는 경우, 푸팅부는 실질적으로 에칭되지 않는다. 일 실시예에서, 금속 전극의 나머지 부분을 에칭하는 단계는 에칭 가스로서 NF3를 사용하는 제1 에칭 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 제1 에칭 단계 이후에, 공정 가스로서 산소를 사용하여, 상기 게이트 스택의 나머지 부분이 산소에 노출되는, 산소를 사용하는 경화 단계를 수행하는 단계 및 에칭 가스로서 NF3를 사용하는 제2 에칭 단계를 수행하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 게이트 스택의 에칭된 제1 부분에 의해 남겨진 개구에 유전체 재료를 충전하는 단계를 더 포함한다. 일 실시예에서, 게이트 스택은 제1 부분에 의해 결합된 제2 부분 및 제3 부분을 더 포함하고, 상기 제2 부분 및 제3 부분 각각은 트랜지스터의 게이트 전극이다.
본 개시 내용의 일부 실시예에 따르면, 방법은 게이트 유전체 및 해당 게이트 유전체 위의 게이트 전극을 포함하되, 상기 게이트 유전체 및 상기 게이트 전극 각각은 제1 반도체 핀의 일부 위의 제1 부분; 제2 반도체 핀의 일부 위의 제2 부분; 및 상기 제1 부분을 상기 제2 부분에 접속시키는 제3 부분을 포함하는, 게이트 스택을 형성하는 단계; 상기 게이트 전극의 제3 부분을 에칭하여 상기 게이트 전극의 상기 제2 부분으로부터 상기 게이트 전극의 상기 제1 부분을 전기적으로 분리시키는 단계로서, 상기 게이트 유전체의 상기 제3 부분은 상기 에칭 후에 나머지 부분을 포함하고, 상기 게이트 유전체의 상기 제1 부분은 상기 게이트 유전체의 상기 게이트 유전체의 제2 부분에 물리적으로 접속되는, 단계; 및 상기 게이트 전극의 상기 제3 부분에 의해 남겨진 개구를 유전체 재료로 충전하는 단계를 포함한다. 일 실시예에서, 상기 방법은 상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계를 더 포함하며, 상기 게이트 유전체의 상기 제3 부분의 상기 나머지 부분은 상기 게이트 스페이서에 의해 중첩된다. 일 실시예에서, 상기 게이트 전극의 제3 부분을 에칭하는 단계는, 상기 개구를 형성하는 이방성 에칭으로서, 해당 이방성 에칭은 상기 게이트 전극의 아래에 있는 얕은 트렌치 분리 영역의 상부면에 도달될 때까지 수행되는, 이방성 에칭; 및 상기 게이트 전극의 나머지 부분을 제거하는 등방성 에칭을 포함한다. 일 실시예에서, 상기 등방성 에칭은 에칭 가스로서 NF3를 사용하여 수행된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 제1 반도체 핀의 일부 위의 제1 부분과,
제2 반도체 핀의 일부 위의 제2 부분과,
상기 제1 부분을 상기 제2 부분에 접속시키는 제3 부분
을 포함하는 게이트 스택을 형성하는 단계;
상기 제1 부분과 상기 제2 부분 사이에 개구를 형성하도록 상기 게이트 스택의 상기 제3 부분 상에 이방성 에칭을 수행하는 단계 - 상기 이방성 에칭 후에 상기 제3 부분의 푸팅부(footing portion)가 남겨짐 - ;
상기 푸팅부의 금속 게이트 부분을 제거하도록 등방성 에칭을 수행하는 단계; 및
상기 개구를 유전체 재료로 충전하는 단계
를 포함하는 방법.
2. 제1항에 있어서, 상기 등방성 에칭은 불화 암모니아(NH4F)를 포함하는 화학 용액을 사용하는 습식 에칭을 포함하는 것인 방법.
3. 제1항에 있어서, 상기 등방성 에칭은 NF3를 포함하는 공정 가스를 사용하는 건식 에칭을 포함하는 것인 방법.
4. 제3항에 있어서, 상기 푸팅부의 측벽 상의 중합체 층을 박막화(thin)하고 상기 푸팅부를 노출시키도록 추가적인 등방성 에칭을 수행하는 단계를 더 포함하는 방법.
5. 제4항에 있어서, 상기 추가적인 등방성 에칭은 희석된 HF를 사용하여 수행되고, 상기 추가적인 등방성 에칭 중에, 상기 푸팅부는 에칭되지 않는 것인 방법.
6. 제1항에 있어서, 상기 등방성 에칭에서, 상기 게이트 스택의 상기 푸팅부에 있는 하이-k 유전체 부분 및 금속 게이트 전극 부분 모두가 제거되는 것인 방법.
7. 제1항에 있어서, 상기 등방성 에칭에서, 상기 게이트 스택의 푸팅부의 금속 게이트 전극 부분은 제거되고, 상기 게이트 스택의 푸팅부의 하이-k 유전체 부분은 남겨지는 것인 방법.
8. 제7항에 있어서, 상기 유전체 재료는 상기 하이-k 유전체 부분과 접촉하는 것인 방법.
9. 게이트 유전체와,
상기 게이트 유전체 위의 금속 전극
을 포함하는 게이트 스택을, 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 형성하는 단계;
상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽을 노출시키도록 상기 게이트 스택의 제1 부분을 에칭하는 단계;
상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽 상에 중합체 층을 증착(deposit)하는 단계;
상기 게이트 스택의 푸팅부를 노출시키도록 상기 중합체 층을 박막화(thinning)하는 단계 - 상기 푸팅부는 상기 제1 게이트 스페이서의 일부에 의해 중첩됨 - ; 및
상기 푸팅부 내의 상기 금속 전극의 나머지 부분을 에칭하는 단계
를 포함하는 방법.
10. 제9항에 있어서, 상기 금속 전극의 나머지 부분을 에칭한 후에, 상기 푸팅부 내의 상기 게이트 유전체의 일부가 남겨진 것인 방법.
11. 제9항에 있어서, 상기 중합체 층을 박막화하는 단계는 희석된 HF 용액을 에칭제로서 사용하여 수행되는 것인 방법.
12. 제9항에 있어서, 상기 중합체 층을 박막화하는 단계에서, 상기 푸팅부는 실질적으로 에칭되지 않은 것인 방법.
13. 제9항에 있어서, 상기 금속 전극의 나머지 부분을 에칭하는 단계는 NF3를 에칭 가스로서 사용하는 제1 에칭 단계를 포함하는 것인 방법.
14. 제13항에 있어서, 상기 제1 에칭 단계 후에,
공정 가스로서 산소를 사용하는 경화 단계를 수행하는 단계 - 상기 게이트 스택의 나머지 부분이 산소에 노출됨 - ; 및
에칭 가스로서 NF3를 사용하는 제2 에칭 단계를 수행하는 단계
를 더 포함하는 방법.
15. 제9항에 있어서, 상기 게이트 스택의 상기 에칭된 제1 부분에 의해 남겨진 개구에 유전체 재료를 충전하는 단계를 더 포함하는 방법.
16. 제9항에 있어서, 상기 게이트 스택은 상기 제1 부분에 의해 결합된 제2 부분 및 제3 부분을 더 포함하고, 상기 제2 부분 및 상기 제3 부분 각각은 트랜지스터의 게이트 전극인 것인 방법.
17. 게이트 유전체 및 상기 게이트 유전체 위의 게이트 전극을 포함하는 게이트 스택을 형성하는 단계 - 상기 게이트 유전체 및 상기 게이트 전극 각각은,
제1 반도체 핀의 일부 위의 제1 부분;
제2 반도체 핀의 일부 위의 제2 부분; 및
상기 제1 부분을 상기 제2 부분에 접속시키는 제3 부분을 포함함 - ;
상기 게이트 전극의 상기 제2 부분으로부터 상기 게이트 전극의 상기 제1 부분을 전기적으로 분리시키도록 상기 게이트 전극의 상기 제3 부분을 에칭하는 단계 - 상기 게이트 유전체의 상기 제3 부분은 상기 에칭 후의 남겨진 부분을 포함하고, 상기 게이트 유전체의 상기 제1 부분은 상기 게이트 유전체의 상기 제2 부분에 물리적으로 접속됨 - ; 및
상기 게이트 전극의 상기 제3 부분에 의해 남겨진 개구를 유전체 재료로 충전하는 단계
를 포함하는 방법.
18. 제17항에 있어서, 상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 게이트 유전체의 상기 제3 부분의 나머지 부분은 상기 게이트 스페이서에 의해 중첩되는 것인 방법.
19. 제17항에 있어서, 상기 게이트 전극의 상기 제3 부분을 에칭하는 단계는,
상기 개구를 형성하는 이방성 에칭 - 상기 이방성 에칭은 상기 게이트 전극의 아래에 있는 얕은 트렌치 분리 영역의 상부면에 도달할 때까지 수행됨 - ; 및
상기 게이트 전극의 나머지 부분을 제거하는 등방성 에칭
을 포함하는 것인 방법.
20. 제19항에 있어서, 상기 등방성 에칭은 에칭 가스로서 NF3를 사용하여 수행되는 것인 방법.

Claims (10)

  1. 제1 반도체 핀의 일부 위의 제1 부분과,
    제2 반도체 핀의 일부 위의 제2 부분과,
    상기 제1 부분을 상기 제2 부분에 접속시키는 제3 부분
    을 포함하는 게이트 스택을 형성하는 단계;
    상기 제1 부분과 상기 제2 부분 사이에 개구를 형성하도록 상기 게이트 스택의 상기 제3 부분에 대해 이방성 에칭을 수행하는 단계로서, 상기 이방성 에칭 후에 상기 제3 부분의 푸팅부(footing portion) - 상기 푸팅부는 상기 제1 반도체 핀의 길이 방향으로 확장된 상기 게이트 스택의 바닥부임 - 가 남겨지는 것인, 상기 이방성 에칭 수행 단계;
    상기 푸팅부의 금속 게이트 부분을 제거하도록 등방성 에칭을 수행하는 단계; 및
    상기 개구를 유전체 재료로 충전하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 등방성 에칭은 불화 암모니아(NH4F)를 포함하는 화학 용액을 사용하는 습식 에칭을 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 등방성 에칭은 NF3를 포함하는 공정 가스를 사용하는 건식 에칭을 포함하는 것인 방법.
  4. 제3항에 있어서, 상기 푸팅부의 측벽 상의 중합체 층을 박막화(thin)하고 상기 푸팅부를 노출시키도록 추가적인 등방성 에칭을 수행하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서, 상기 추가적인 등방성 에칭은 희석된 HF를 사용하여 수행되고, 상기 추가적인 등방성 에칭 중에, 상기 푸팅부는 에칭되지 않는 것인 방법.
  6. 제1항에 있어서, 상기 등방성 에칭에서, 상기 게이트 스택의 상기 푸팅부에 있는 하이-k 유전체 부분 및 금속 게이트 전극 부분 모두가 제거되는 것인 방법.
  7. 제1항에 있어서, 상기 등방성 에칭에서, 상기 게이트 스택의 푸팅부의 금속 게이트 전극 부분은 제거되고, 상기 게이트 스택의 푸팅부의 하이-k 유전체 부분은 남겨지는 것인 방법.
  8. 제7항에 있어서, 상기 유전체 재료는 상기 하이-k 유전체 부분과 접촉하는 것인 방법.
  9. 게이트 유전체와,
    상기 게이트 유전체 위의 금속 전극
    을 포함하는 게이트 스택을, 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 형성하는 단계;
    상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽을 노출시키도록 상기 게이트 스택의 제1 부분을 에칭하는 단계;
    상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 측벽 상에 중합체 층을 퇴적(deposit)하는 단계;
    상기 게이트 스택의 푸팅부를 노출시키도록 상기 중합체 층을 박막화(thinning)하는 단계 - 상기 푸팅부는, 상기 게이트 스택의 길이 방향에 수직한 방향으로 확장된 상기 게이트 스택의 바닥부이고, 상기 푸팅부는 상기 제1 게이트 스페이서의 일부에 의해 중첩됨 - ; 및
    상기 푸팅부 내의 상기 금속 전극의 나머지 부분을 에칭하는 단계
    를 포함하는 방법.
  10. 게이트 유전체 및 상기 게이트 유전체 위의 게이트 전극을 포함하는 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 푸팅부를 포함하고, 상기 푸팅부는, 상기 게이트 스택의 길이 방향에 수직한 방향으로 확장된, 상기 게이트 스택의 바닥부이며, 상기 게이트 유전체 및 상기 게이트 전극 각각은,
    제1 반도체 핀의 일부 위의 제1 부분;
    제2 반도체 핀의 일부 위의 제2 부분; 및
    상기 제1 부분을 상기 제2 부분에 접속시키는 제3 부분을 포함함 - ;
    상기 게이트 전극의 상기 제2 부분으로부터 상기 게이트 전극의 상기 제1 부분을 전기적으로 분리시키도록 상기 게이트 전극의 상기 제3 부분을 에칭하는 단계 - 상기 게이트 유전체의 상기 제3 부분은 상기 에칭 후의 상기 푸팅부 내에 남겨진 부분을 포함하고, 상기 게이트 유전체의 상기 제1 부분은 상기 게이트 유전체의 상기 제2 부분에 물리적으로 접속됨 - ; 및
    상기 게이트 전극의 상기 제3 부분에 의해 남겨진 개구를 유전체 재료로 충전하는 단계
    를 포함하는 방법.
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