JP3181741B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 66
- 238000000034 method Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000002184 metal Substances 0.000 claims description 61
- 238000005530 etching Methods 0.000 claims description 57
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 150000003254 radicals Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000012925 reference material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、ドライエッチング技術によって
化合物半導体或いは元素半導体上に微細な電極を形成す
る工程を含む半導体装置の製造方法に関する。
に関し、より詳しくは、ドライエッチング技術によって
化合物半導体或いは元素半導体上に微細な電極を形成す
る工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】非常に微細な電界効果トランジスタ用の
ゲート電極を形成する場合に、金属膜をドライエッチン
グ技術を用いてパターニングすることによりその形状を
期待通りに形成することが要求される。
ゲート電極を形成する場合に、金属膜をドライエッチン
グ技術を用いてパターニングすることによりその形状を
期待通りに形成することが要求される。
【０００３】そのゲート電極の形成方法としては、例え
ば、図５(a) に示すように金属膜１の上にフォトレジス
ト２を塗布し、これを露光、現像して所望のゲート電極
サイズにパターニングし、ついで、フォトレジスト２か
ら露出している金属膜１を反応性イオンエッチング法に
より除去し、これにより金属膜１をゲート電極３の形状
にする。
ば、図５(a) に示すように金属膜１の上にフォトレジス
ト２を塗布し、これを露光、現像して所望のゲート電極
サイズにパターニングし、ついで、フォトレジスト２か
ら露出している金属膜１を反応性イオンエッチング法に
より除去し、これにより金属膜１をゲート電極３の形状
にする。
【０００４】そのエッチングの際には、その雰囲気の圧
力を0.１Pa未満とし、また、エッチングガスとして分子
量或いは原子量が非常に重いガスを用いるとともに、エ
ッチングにおいてプラズマを発生させる際に、そのセル
フバイアスが２００〜４００Ｖとなるようにエッチング
条件を設定する。これにより非常に大きなエネルギーを
持った原子・分子で金属膜を叩いてエッチングを行うこ
とが知られている。
力を0.１Pa未満とし、また、エッチングガスとして分子
量或いは原子量が非常に重いガスを用いるとともに、エ
ッチングにおいてプラズマを発生させる際に、そのセル
フバイアスが２００〜４００Ｖとなるようにエッチング
条件を設定する。これにより非常に大きなエネルギーを
持った原子・分子で金属膜を叩いてエッチングを行うこ
とが知られている。
【０００５】その結果、図５(b) に示すようにゲート電
極３の形状はかなりにシャープになり、半導体層４の表
面とゲート電極１との境界線がハッキリわかるぐらいま
で作製できるようになる。
極３の形状はかなりにシャープになり、半導体層４の表
面とゲート電極１との境界線がハッキリわかるぐらいま
で作製できるようになる。
【０００６】しかし、この方法では、非常に大きなエネ
ルギーを持った原子・分子がゲート電極３の周囲の半導
体層４の表面を叩いてしまうために、半導体層４中には
ダメージが導入され、半導体素子の特性を劣化させてし
まう。
ルギーを持った原子・分子がゲート電極３の周囲の半導
体層４の表面を叩いてしまうために、半導体層４中には
ダメージが導入され、半導体素子の特性を劣化させてし
まう。
【０００７】また、ＭＥＳＦＥＴやその他の電界効果ト
ランジスタのゲート電極を形成する際に半導体層に表面
準位が形成されると、ソース抵抗が大きくなるといった
不都合がある。
ランジスタのゲート電極を形成する際に半導体層に表面
準位が形成されると、ソース抵抗が大きくなるといった
不都合がある。
【０００８】例えば、ＨＥＭＴ(High Electron Mobilit
y transistor) では、そのダメージによって半導体層の
表面準位が多くなってその準位に電子が補足されてしま
う。この結果、その半導体層の下にある電子供給層と電
子走行層との界面に発生する二次元電子ガスが減ること
になり、良質なトランジスタ特性が得られない。
y transistor) では、そのダメージによって半導体層の
表面準位が多くなってその準位に電子が補足されてしま
う。この結果、その半導体層の下にある電子供給層と電
子走行層との界面に発生する二次元電子ガスが減ること
になり、良質なトランジスタ特性が得られない。
【０００９】これに対して、エネルギーの低い原子・分
子或いはラジカルを用いて化学反応が支配的なエッチン
グを施すことが提案されている（参考資料；Shin-ichi
Tachi and Kazunori Tsujimoto, IEEE TOKYO SECTION,
Denshi, Tokyo No.30 (1991)p.25-29）。
子或いはラジカルを用いて化学反応が支配的なエッチン
グを施すことが提案されている（参考資料；Shin-ichi
Tachi and Kazunori Tsujimoto, IEEE TOKYO SECTION,
Denshi, Tokyo No.30 (1991)p.25-29）。
【００１０】これによればダメージの導入が極力抑えら
れるが、化学反応が支配的であるので、金属膜が等方的
にエッチングされることになり、ゲート電極３のパター
ンは図５(c) のようにフォトレジスト２のパターンより
も狭くなってしまう。
れるが、化学反応が支配的であるので、金属膜が等方的
にエッチングされることになり、ゲート電極３のパター
ンは図５(c) のようにフォトレジスト２のパターンより
も狭くなってしまう。
【００１１】
【発明が解決しようとする課題】そこで、次のような方
法によりゲート電極を形成することも検討した。なお、
この方法は公知技術ではない。
法によりゲート電極を形成することも検討した。なお、
この方法は公知技術ではない。
【００１２】まず図６(a) に示すように、フォトレジス
ト２から露出したエネルギーの高い原子、分子を用いて
金属膜１を反応性イオンエッチング法によりエッチング
し、半導体層４の表面に達する前にこれを停止する（図
６(b))。続いて、反応ガスのみをエネルギーの低い原
子、分子のガスに変え、つまり化学反応が支配的なガス
を用いて、図６(c) に示すように残りの金属膜１をプラ
ズマエッチングする。
ト２から露出したエネルギーの高い原子、分子を用いて
金属膜１を反応性イオンエッチング法によりエッチング
し、半導体層４の表面に達する前にこれを停止する（図
６(b))。続いて、反応ガスのみをエネルギーの低い原
子、分子のガスに変え、つまり化学反応が支配的なガス
を用いて、図６(c) に示すように残りの金属膜１をプラ
ズマエッチングする。
【００１３】これによれば、半導体層４の表面に導入さ
れるダメージはかなり抑制されるが、金属膜１を化学反
応によりエッチングする際にそのエッチングは等方的に
進行する。従って、フォトレジスト（覆材料）２とその
下の金属膜１との側壁面とが面一にならず、ゲート長が
小さくなってしまい、所望の閾値電圧が得られなくなっ
てしまう。その断面状態を示すと、図７に示す写真のよ
うになる。
れるダメージはかなり抑制されるが、金属膜１を化学反
応によりエッチングする際にそのエッチングは等方的に
進行する。従って、フォトレジスト（覆材料）２とその
下の金属膜１との側壁面とが面一にならず、ゲート長が
小さくなってしまい、所望の閾値電圧が得られなくなっ
てしまう。その断面状態を示すと、図７に示す写真のよ
うになる。
【００１４】そのゲート長の縮小の程度は、等方性エッ
チングだけを用いた場合よりも小さく、わずかな改善は
みられたが、異方性エッチングだけを適用した場合に比
べて劣っている。
チングだけを用いた場合よりも小さく、わずかな改善は
みられたが、異方性エッチングだけを適用した場合に比
べて劣っている。
【００１５】本発明はこのような問題に鑑みてなされた
ものであって、電極形成用被覆材料パターンよりも狭く
ならず、しかも、電極の周囲にある半導体層の表面状態
を良好な状態に保持できる半導体装置の製造方法を提供
することを目的とする。
ものであって、電極形成用被覆材料パターンよりも狭く
ならず、しかも、電極の周囲にある半導体層の表面状態
を良好な状態に保持できる半導体装置の製造方法を提供
することを目的とする。
【００１６】
【課題を解決するための手段】本発明は図１、図２に例
示するように、半導体層12の上に金属膜14を形成する工
程と、前記金属膜14の上にマスクパターン15を形成する
工程と、第１の減圧雰囲気中で、高エネルギーを有する
第１のエッチャントを用いて、前記マスクパターン15を
マスクとして前記金属膜14を略垂直方向に異方性エッチ
ングして薄層化するとともに、エッチングにより昇華し
た金属を前記マスクパターン15の側部とその下の前記金
属膜14の側部に再堆積させて再堆積膜17を形成する工程
と、前記第１の減圧雰囲気よりも圧力を低減した第２の
減圧雰囲気中で前記第１のエッチャントよりも低いエネ
ルギーを有する第２のエッチャントを用いた等方性エッ
チングにより、前記マスクパターン15をマスクとして前
記金属膜14をさらにエッチングすると同時に前記再堆積
膜17を除去することにより電極パターンを形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って解決される。
示するように、半導体層12の上に金属膜14を形成する工
程と、前記金属膜14の上にマスクパターン15を形成する
工程と、第１の減圧雰囲気中で、高エネルギーを有する
第１のエッチャントを用いて、前記マスクパターン15を
マスクとして前記金属膜14を略垂直方向に異方性エッチ
ングして薄層化するとともに、エッチングにより昇華し
た金属を前記マスクパターン15の側部とその下の前記金
属膜14の側部に再堆積させて再堆積膜17を形成する工程
と、前記第１の減圧雰囲気よりも圧力を低減した第２の
減圧雰囲気中で前記第１のエッチャントよりも低いエネ
ルギーを有する第２のエッチャントを用いた等方性エッ
チングにより、前記マスクパターン15をマスクとして前
記金属膜14をさらにエッチングすると同時に前記再堆積
膜17を除去することにより電極パターンを形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って解決される。
【００１７】または、前記第１のエッチャントの原子
量、分子量およびこれらの分子の結合エネルギは、前記
第２のエッチャントの原子量、分子量およびこれらの分
子の結合エネルギよりも大きいことを特徴とする半導体
装置の製造方法によって達成する。
量、分子量およびこれらの分子の結合エネルギは、前記
第２のエッチャントの原子量、分子量およびこれらの分
子の結合エネルギよりも大きいことを特徴とする半導体
装置の製造方法によって達成する。
【００１８】または、前記半導体層12はAlGaAsであり、
前記金属膜14は WSi膜であり、前記第１のエッチャント
はCF4 を含有するガスであり、前記第２のエッチャント
はSF 6 であり、前記第１の減圧雰囲気の圧力は０．５P
a、前記第２の減圧雰囲気の圧力は０．３Paであること
を特徴とする半導体装置の製造方法により達成する。
前記金属膜14は WSi膜であり、前記第１のエッチャント
はCF4 を含有するガスであり、前記第２のエッチャント
はSF 6 であり、前記第１の減圧雰囲気の圧力は０．５P
a、前記第２の減圧雰囲気の圧力は０．３Paであること
を特徴とする半導体装置の製造方法により達成する。
【００１９】または、前記金属膜12の薄層化の際に残存
させる膜厚は、前記マスクパターン15の下にある前記金
属膜14の前記側部上の前記再堆積膜17の厚さと同じであ
ることを特徴とする半導体装置の製造方法によって解決
される。
させる膜厚は、前記マスクパターン15の下にある前記金
属膜14の前記側部上の前記再堆積膜17の厚さと同じであ
ることを特徴とする半導体装置の製造方法によって解決
される。
【００２０】または、前記等方性エッチングは、化学反
応が支配的なエッチングを用いていることを特徴とする
半導体装置の製造方法によって達成する。前記半導体層
12は、化合物半導体か元素半導体のいずれかであること
を特徴とする半導体装置の製造方法によって達成する。
応が支配的なエッチングを用いていることを特徴とする
半導体装置の製造方法によって達成する。前記半導体層
12は、化合物半導体か元素半導体のいずれかであること
を特徴とする半導体装置の製造方法によって達成する。
【００２１】
【作 用】本発明によれば、雰囲気の圧力を高くして金
属膜14を略垂直方向に異方性エッチングして薄層化する
とともに、マスクパターン15の下に残存している金属膜
14の側部にエッチングされた金属膜を再堆積して再堆積
膜を形成し、その後に、マスクパターン15から露出した
金属膜14を等方性エッチングによりエッチングするとと
もに再堆積膜を除去し、これにより電極パターンを形成
している。
属膜14を略垂直方向に異方性エッチングして薄層化する
とともに、マスクパターン15の下に残存している金属膜
14の側部にエッチングされた金属膜を再堆積して再堆積
膜を形成し、その後に、マスクパターン15から露出した
金属膜14を等方性エッチングによりエッチングするとと
もに再堆積膜を除去し、これにより電極パターンを形成
している。
【００２２】この場合、再堆積した金属の膜厚を半導体
層12の表面上に残す厚さと同じか又はそれ以上にしてい
るので、マスクパターン16の下の金属膜14の側壁に再堆
積した金属が無くなった時点で、マスクパターン16に覆
われない領域の金属膜14が除去されるので、マスクパタ
ーン16の下でパターニングされた金属膜14の細りがなく
なり、電極を所望の形状にすることができる。
層12の表面上に残す厚さと同じか又はそれ以上にしてい
るので、マスクパターン16の下の金属膜14の側壁に再堆
積した金属が無くなった時点で、マスクパターン16に覆
われない領域の金属膜14が除去されるので、マスクパタ
ーン16の下でパターニングされた金属膜14の細りがなく
なり、電極を所望の形状にすることができる。
【００２３】また、略垂直方向に金属膜14をエッチング
している最中には半導体層12の表面が露出せず、高エネ
ルギーの大きな原子・分子を使用したとしてもその半導
体層12中にダメージが導入されることはない。
している最中には半導体層12の表面が露出せず、高エネ
ルギーの大きな原子・分子を使用したとしてもその半導
体層12中にダメージが導入されることはない。
【００２４】しかも、等方性エッチングは、エネルギー
の低い原子・分子を用いて、化学反応が支配的なエッチ
ングにより行っているので、半導体層12が受けるダメー
ジは殆どなく、その半導体層12にダメージを全く入れず
に形状のシャープな電極を形成することが可能になる。
の低い原子・分子を用いて、化学反応が支配的なエッチ
ングにより行っているので、半導体層12が受けるダメー
ジは殆どなく、その半導体層12にダメージを全く入れず
に形状のシャープな電極を形成することが可能になる。
【００２５】なお、パターニングされた金属膜12の側壁
に金属を再堆積するためには、少なくとも異方性エッチ
ングの際の雰囲気の圧力を通常よりも高くすればよい。
に金属を再堆積するためには、少なくとも異方性エッチ
ングの際の雰囲気の圧力を通常よりも高くすればよい。
【００２６】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１は、本発明の一実施例に係るＨＥＭ
Ｔの製造工程を示す断面図である。
いて説明する。図１は、本発明の一実施例に係るＨＥＭ
Ｔの製造工程を示す断面図である。
【００２７】まず、図１(a) に示すような状態になるま
での工程を説明する。半導体素子が形成される半絶縁性
半導体基板１０として例えばGaAs基板を使用し、その上
に半導体層としてアンドープGaAs層１１、Siドープのｎ
- AlGaAs層１２及びｎ+ - InGaAs層１３をそれぞれ４０
００Å、３００Å、７００Åの厚さに順にエピタキシャ
ル成長する。この場合、アンドープGaAs層１１は電子走
行層となり、また、ｎ-AlGaAs 層１２は電子供給層、ｎ
+ - GaAs層１３はキャップ層となる。
での工程を説明する。半導体素子が形成される半絶縁性
半導体基板１０として例えばGaAs基板を使用し、その上
に半導体層としてアンドープGaAs層１１、Siドープのｎ
- AlGaAs層１２及びｎ+ - InGaAs層１３をそれぞれ４０
００Å、３００Å、７００Åの厚さに順にエピタキシャ
ル成長する。この場合、アンドープGaAs層１１は電子走
行層となり、また、ｎ-AlGaAs 層１２は電子供給層、ｎ
+ - GaAs層１３はキャップ層となる。
【００２８】この後に、マスクを使用し、ウェットエッ
チングによってInGaAs層１３をパターニングし、この層
をソース領域とドレイン領域に残存させる。次に、ゲー
ト電極となる金属膜、例えば WSi膜１４をスパッタリン
グ法により１５００Åの厚さに堆積するこれに続いて、
プラズマＣＶＤ法を用いてその WSi膜１４の上に、絶縁
膜として例えば酸化窒化シリコン（SiON）膜１５を６０
００Åの厚さに成長する。さらに、表面被覆材料として
レジスト（被覆材）１６をスピンコーティング法により
SiON膜１５の上に塗布し、これを露光、現像することに
より、ゲート領域を覆うパターンを形成する。以上によ
り図１(a) の断面形状が得られる。
チングによってInGaAs層１３をパターニングし、この層
をソース領域とドレイン領域に残存させる。次に、ゲー
ト電極となる金属膜、例えば WSi膜１４をスパッタリン
グ法により１５００Åの厚さに堆積するこれに続いて、
プラズマＣＶＤ法を用いてその WSi膜１４の上に、絶縁
膜として例えば酸化窒化シリコン（SiON）膜１５を６０
００Åの厚さに成長する。さらに、表面被覆材料として
レジスト（被覆材）１６をスピンコーティング法により
SiON膜１５の上に塗布し、これを露光、現像することに
より、ゲート領域を覆うパターンを形成する。以上によ
り図１(a) の断面形状が得られる。
【００２９】次に、図３に示すようなドライエッチング
装置３０を使用してレジスト１６のパターンを WSi膜１
４に転写する工程に入る。ドライエッチング装置３０
は、エッチングチャンバ３１と、エッチングチャンバ３
１内で被エッチング物Ｗを載置する第一の電極３２と、
その上方に配置されて被エッチング物Ｗに対向する第二
の電極３３と、それらの電極３２、３３に接続される高
周波電源Ｒｆと、エッチングチャンバ３１に接続された
ガス導入管３４及び排気管３５と、ウェハ入出用扉３６
とを有している。
装置３０を使用してレジスト１６のパターンを WSi膜１
４に転写する工程に入る。ドライエッチング装置３０
は、エッチングチャンバ３１と、エッチングチャンバ３
１内で被エッチング物Ｗを載置する第一の電極３２と、
その上方に配置されて被エッチング物Ｗに対向する第二
の電極３３と、それらの電極３２、３３に接続される高
周波電源Ｒｆと、エッチングチャンバ３１に接続された
ガス導入管３４及び排気管３５と、ウェハ入出用扉３６
とを有している。
【００３０】まず、半絶縁性基板１０をエッチングチャ
ンバ３１に入れ、その内部を減圧した後に、最初のエッ
チングガスとして例えばCHF3、C2H4及びHeを混合したガ
スを使用して、レジストパターン１６から露出したSiON
膜１５を反応性イオンエッチング法により異方性ドライ
エッチングし、そのパターンを転写する。
ンバ３１に入れ、その内部を減圧した後に、最初のエッ
チングガスとして例えばCHF3、C2H4及びHeを混合したガ
スを使用して、レジストパターン１６から露出したSiON
膜１５を反応性イオンエッチング法により異方性ドライ
エッチングし、そのパターンを転写する。
【００３１】これにより、図１(b) に示すようにレジス
トパターン１６から WSi膜１４の一部が露出するととも
に、レジストパターン１６も薄層化する。ただし、エッ
チングの際に WSi膜１４が削れない条件で行う。例え
ば、エッチングガスの流量としてCHF3、C2H4、Heを１５
SCCM、１５SCCM、３０SCCMずつ、或いはその混合比で導
入する。
トパターン１６から WSi膜１４の一部が露出するととも
に、レジストパターン１６も薄層化する。ただし、エッ
チングの際に WSi膜１４が削れない条件で行う。例え
ば、エッチングガスの流量としてCHF3、C2H4、Heを１５
SCCM、１５SCCM、３０SCCMずつ、或いはその混合比で導
入する。
【００３２】なお、SiON膜１５のエッチングガスとして
はその他にC2F6、CCl2F2がある。また、フッ酸のような
化学薬品を用いて以上が達成されればウェットエッチン
グであってもよい。
はその他にC2F6、CCl2F2がある。また、フッ酸のような
化学薬品を用いて以上が達成されればウェットエッチン
グであってもよい。
【００３３】この後に、ゲート電極となる金属膜である
WSi膜１３のうちSiON膜１５のパターンから露出した不
要な部分を異方性エッチングして薄層化すると、図１
(c) から図２(a) へと断面形状が変化する。
WSi膜１３のうちSiON膜１５のパターンから露出した不
要な部分を異方性エッチングして薄層化すると、図１
(c) から図２(a) へと断面形状が変化する。
【００３４】そのエッチング条件は、例えば、エッチン
グガスとして CF4、O2を２０sccm、９sccmの流量、又は
その割合の混合比で導入する。また、ドライエッチング
装置３０に付属したバルブ３７等を調整してエッチング
チャンバ内の圧力を制御し、通常よりも高い圧力、０．
１Pa以上で〜１．０Pa以下、好ましくは０．５Paに設定
する。
グガスとして CF4、O2を２０sccm、９sccmの流量、又は
その割合の混合比で導入する。また、ドライエッチング
装置３０に付属したバルブ３７等を調整してエッチング
チャンバ内の圧力を制御し、通常よりも高い圧力、０．
１Pa以上で〜１．０Pa以下、好ましくは０．５Paに設定
する。
【００３５】また、エッチングを開始する際に、13.56M
Hzの高周波電源Ｒｆの放電電力を、例えば２０〜２００
Ｗ、好ましくは８０Ｗとし、この時のプラズマを形成す
る際のセルフバイアスを例えば５０〜３００Ｖ、好まし
くは２５０Ｖとしてエッチングを行い、プラズマ化した
重い原子、分子を高エネルギー化する。
Hzの高周波電源Ｒｆの放電電力を、例えば２０〜２００
Ｗ、好ましくは８０Ｗとし、この時のプラズマを形成す
る際のセルフバイアスを例えば５０〜３００Ｖ、好まし
くは２５０Ｖとしてエッチングを行い、プラズマ化した
重い原子、分子を高エネルギー化する。
【００３６】このような条件によれば、SiON膜１５とそ
の下にエッチングされずに残存したWSi膜１４の各側壁
には、エッチングされて昇華した WSiが再堆積するの
で、その側壁は WSi再堆積膜１７に覆われる。図２(a)
の写真を示すと図４(a) のようになる。
の下にエッチングされずに残存したWSi膜１４の各側壁
には、エッチングされて昇華した WSiが再堆積するの
で、その側壁は WSi再堆積膜１７に覆われる。図２(a)
の写真を示すと図４(a) のようになる。
【００３７】この場合のエッチングは、半導体表面の上
に残っている WSi膜の厚さが図２(a) に示すように WSi
再堆積膜１７の厚さと同じになるまで、或いはそれより
も薄くなるまで続け、その後停止する。それらの厚さが
３００Åと同じになるエッチングの時間は、好ましい条
件で例えば１７分間程度である。
に残っている WSi膜の厚さが図２(a) に示すように WSi
再堆積膜１７の厚さと同じになるまで、或いはそれより
も薄くなるまで続け、その後停止する。それらの厚さが
３００Åと同じになるエッチングの時間は、好ましい条
件で例えば１７分間程度である。
【００３８】ところで、エネルギーの高い原子・分子で
金属膜１４をエッチングしている最中には、AlGaAs層１
２の表面上に WSi膜１４が残っているために高エネルギ
ーの原子・分子はAlGaAs層１２に導入されることがな
く、全て残っている WSi膜12で防御できる。従って、Si
ON膜１５の下で成膜当初から存在する WSi膜１４は、Si
ON膜１５のパターンの側面からほぼ垂直となり、しか
も、AlGaAs層１２にダメージを全く入れずに形状のシャ
ープな電極を形成することが可能である。なお、この時
にはエッチングによりレジストパターン１６が除去され
る。
金属膜１４をエッチングしている最中には、AlGaAs層１
２の表面上に WSi膜１４が残っているために高エネルギ
ーの原子・分子はAlGaAs層１２に導入されることがな
く、全て残っている WSi膜12で防御できる。従って、Si
ON膜１５の下で成膜当初から存在する WSi膜１４は、Si
ON膜１５のパターンの側面からほぼ垂直となり、しか
も、AlGaAs層１２にダメージを全く入れずに形状のシャ
ープな電極を形成することが可能である。なお、この時
にはエッチングによりレジストパターン１６が除去され
る。
【００３９】その次に、エチングガスの供給を停止し、
ついで、エッチングチャンバ３１内に残留したガスを排
出した後に、 WSi膜１４を等方的にエッチングするガス
として原子量、分子量が軽く、その結合エネルギが比較
的小さく、ラジカル種を多量に発生させるもの、例えば
六フッ化硫黄(SF6) を例えば５．０SCCMの流量でエッチ
ングチャンバ３１内に導入して、レジストパターン１６
に覆われない領域の WSi膜１４を図２(b) に示すように
エッチングして除去する。
ついで、エッチングチャンバ３１内に残留したガスを排
出した後に、 WSi膜１４を等方的にエッチングするガス
として原子量、分子量が軽く、その結合エネルギが比較
的小さく、ラジカル種を多量に発生させるもの、例えば
六フッ化硫黄(SF6) を例えば５．０SCCMの流量でエッチ
ングチャンバ３１内に導入して、レジストパターン１６
に覆われない領域の WSi膜１４を図２(b) に示すように
エッチングして除去する。
【００４０】この場合、エッチングチャンバ３１内の圧
力を低下して例えば０．０１〜０．６Pa、好ましくは
０．３Paになるように調整する。さらに、高周波電源Ｒ
ｆの放電電力を例えば４０Ｗと低減し、このときのセル
フバイアスを例えば１０〜８０、好ましくは５０Ｖまで
小さくしてエッチングを行えば、ゲート電極の形成が終
了する。
力を低下して例えば０．０１〜０．６Pa、好ましくは
０．３Paになるように調整する。さらに、高周波電源Ｒ
ｆの放電電力を例えば４０Ｗと低減し、このときのセル
フバイアスを例えば１０〜８０、好ましくは５０Ｖまで
小さくしてエッチングを行えば、ゲート電極の形成が終
了する。
【００４１】このような等方性エッチングによれば、化
学的反応が支配的となって WSi膜１４が等方的にエッチ
ングされるために、そのエッチャントがAlGaAs（半導体
層）１２の表面に到達してもその面に殆ど損傷を与える
ことは無い。しかも、そのエッチングは等方性であるた
めに、 WSi膜１４の側壁とSiON膜１５の側壁に再堆積し
た WSi再堆積膜１７も同時に除去される。
学的反応が支配的となって WSi膜１４が等方的にエッチ
ングされるために、そのエッチャントがAlGaAs（半導体
層）１２の表面に到達してもその面に殆ど損傷を与える
ことは無い。しかも、そのエッチングは等方性であるた
めに、 WSi膜１４の側壁とSiON膜１５の側壁に再堆積し
た WSi再堆積膜１７も同時に除去される。
【００４２】この場合、SiON膜１５に覆われない領域に
おいては、 WSi再堆積膜１７とAlGaAs層１２上の WSi膜
１４の膜厚が同じ又はそれ以下であるために、SiON膜１
５の下で成膜当初から存在する WSi膜１４がSiON膜１５
のパターンよりも狭くなることはなく、図２(b) 、図４
(b) に示すように、ゲート電極となる WSi膜１４と半導
体層であるAlGaAs層１２の表面との境界部分が非常に急
峻な形状が実現され、ゲート電極が完成する。
おいては、 WSi再堆積膜１７とAlGaAs層１２上の WSi膜
１４の膜厚が同じ又はそれ以下であるために、SiON膜１
５の下で成膜当初から存在する WSi膜１４がSiON膜１５
のパターンよりも狭くなることはなく、図２(b) 、図４
(b) に示すように、ゲート電極となる WSi膜１４と半導
体層であるAlGaAs層１２の表面との境界部分が非常に急
峻な形状が実現され、ゲート電極が完成する。
【００４３】そして、SiON膜１５に覆われずにAlGaAs層
１２の表面上に残っている WSi膜１４が無くなった時点
でエッチングを停止する。ついで、残留ガスを完全に排
気した後に基板１０をエッチングチャンバ３１から取り
出し、この後に、図２(c) に示すようにSiON膜１５をフ
ッ酸により除去した後に、図２(d) に示すように、キャ
ップ層であるInGaAs層１３とオーミック接触するソース
電極１８、ドレイン電極１９を形成する。これらの電極
の材料として、例えばAuGe／Auがある。
１２の表面上に残っている WSi膜１４が無くなった時点
でエッチングを停止する。ついで、残留ガスを完全に排
気した後に基板１０をエッチングチャンバ３１から取り
出し、この後に、図２(c) に示すようにSiON膜１５をフ
ッ酸により除去した後に、図２(d) に示すように、キャ
ップ層であるInGaAs層１３とオーミック接触するソース
電極１８、ドレイン電極１９を形成する。これらの電極
の材料として、例えばAuGe／Auがある。
【００４４】なお、図中符号２０は、二次元電子ガスを
示している。ところで、上記したＨＥＭＴは、 WSiより
ゲート電極を形成しているが、Mo等の高融点金属膜或い
は高融点金属シリサイドであってもよい。この場合に
も、異方性エッチングの際の雰囲気の圧力を高く設定し
て金属をゲート電極の側壁に再堆積し、その後に、等方
性エッチングにより不要な金属膜を完全に除去すれば、
良好な形状が得られ、半導体の損傷が防げる。
示している。ところで、上記したＨＥＭＴは、 WSiより
ゲート電極を形成しているが、Mo等の高融点金属膜或い
は高融点金属シリサイドであってもよい。この場合に
も、異方性エッチングの際の雰囲気の圧力を高く設定し
て金属をゲート電極の側壁に再堆積し、その後に、等方
性エッチングにより不要な金属膜を完全に除去すれば、
良好な形状が得られ、半導体の損傷が防げる。
【００４５】また、上記した半導体素子は、電子走行層
としてGaAs層を半絶縁性基板の上に形成し、その上に電
子供給層としてAlGaAs層を形成したものであるが、それ
らの層の間に薄いInGaAs層を成長してもよく、また、半
絶縁性基板としてInP 基板を使用し、その上にInAlAs電
子走行層、InAlAs電子供給層を形成してもよく、特に半
導体の材料は限定されない。
としてGaAs層を半絶縁性基板の上に形成し、その上に電
子供給層としてAlGaAs層を形成したものであるが、それ
らの層の間に薄いInGaAs層を成長してもよく、また、半
絶縁性基板としてInP 基板を使用し、その上にInAlAs電
子走行層、InAlAs電子供給層を形成してもよく、特に半
導体の材料は限定されない。
【００４６】また、上記した実施例では、ＨＥＭＴにつ
いて説明したが、これに限るものではなく、GaAsＭＥＳ
ＦＥＴのようなＭＥＳ(Metal-Semiconductor) 構造のよ
うな半導体層にショッキー接触する電極を備えた素子
や、ＭＩＳ（Metal-Insulator-Semiconductor)構造のよ
うに絶縁膜を介して半導体層の上に形成される電極を備
えた素子などの電極のパターニングにも同様に適用でき
る。
いて説明したが、これに限るものではなく、GaAsＭＥＳ
ＦＥＴのようなＭＥＳ(Metal-Semiconductor) 構造のよ
うな半導体層にショッキー接触する電極を備えた素子
や、ＭＩＳ（Metal-Insulator-Semiconductor)構造のよ
うに絶縁膜を介して半導体層の上に形成される電極を備
えた素子などの電極のパターニングにも同様に適用でき
る。
【００４７】また、電極を形成する際の半導体層のダメ
ージを抑制するためには、シリコンやゲルマニウム等の
元素半導体を利用した半導体装置にも同様に適用でき
る。
ージを抑制するためには、シリコンやゲルマニウム等の
元素半導体を利用した半導体装置にも同様に適用でき
る。
【００４８】
【発明の効果】以上述べたように本発明によれば、雰囲
気の圧力を高くして金属膜を略垂直方向に異方性エッチ
ングして薄層化し、かつ、マスクパターンの下で残存し
ている金属膜の側部にエッチングされた金属を再堆積
し、その後に、マスクパターンに覆われない領域の金属
膜を等方性エッチングにより除去し、同時に、マスクパ
ターンの下の金属膜の側部に再堆積したの金属を除去す
ることにより、電極パターンを形成している。
気の圧力を高くして金属膜を略垂直方向に異方性エッチ
ングして薄層化し、かつ、マスクパターンの下で残存し
ている金属膜の側部にエッチングされた金属を再堆積
し、その後に、マスクパターンに覆われない領域の金属
膜を等方性エッチングにより除去し、同時に、マスクパ
ターンの下の金属膜の側部に再堆積したの金属を除去す
ることにより、電極パターンを形成している。
【００４９】従って、マスクパターンの下の金属膜の側
壁を再堆積金属によって覆うことににより、等方性エッ
チングの際のサイドエッチングが回避され、電極を所望
の形状にすることができる。
壁を再堆積金属によって覆うことににより、等方性エッ
チングの際のサイドエッチングが回避され、電極を所望
の形状にすることができる。
【００５０】また、異方性エッチングにより略垂直方向
に金属膜をエッチングしている最中には半導体層の表面
が露出しないために、高エネルギーの大きな原子・分子
を使用したとしても、その半導体層中にダメージが導入
されることはない。しかも、化学反応によっては半導体
層が受けるダメージは非常に少くないので、半導体層に
ダメージを全く入れずに形状のシャープな電極を形成す
ることが可能になる。
に金属膜をエッチングしている最中には半導体層の表面
が露出しないために、高エネルギーの大きな原子・分子
を使用したとしても、その半導体層中にダメージが導入
されることはない。しかも、化学反応によっては半導体
層が受けるダメージは非常に少くないので、半導体層に
ダメージを全く入れずに形状のシャープな電極を形成す
ることが可能になる。
【図１】本発明の一実施例に係る半導体装置の製造過程
における変化を示す断面図（その１）である。
における変化を示す断面図（その１）である。
【図２】本発明の一実施例に係る半導体装置の製造過程
における変化を示す断面図（その２）である。
における変化を示す断面図（その２）である。
【図３】本発明の一実施例で使用するドライエッチング
装置の一例を示す概要構成図である。
装置の一例を示す概要構成図である。
【図４】本発明の一実施例の製造工程における電極のパ
ターニング状態を示す写真である。
ターニング状態を示す写真である。
【図５】先行技術に係る半導体装置の製造工程を示す断
面図である。
面図である。
【図６】先行技術を応用した半導体装置の製造工程を示
す断面図である。
す断面図である。
【図７】先行技術を応用して形成する半導体装置の電極
のパターニング状態を示す写真である。
のパターニング状態を示す写真である。
１０ 半絶縁性半導体基板 １１ GaAs層 １２ AlGaAs層（半導体層） １３ ｎ+ - GaAs層 １４ WSi 膜（金属膜） １５ SiON膜 １６ レジストパターン １７ WSi 再堆積膜 １８ ソース電極 １９ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (56)参考文献 特開 平６−53181（ＪＰ，Ａ) 特開 昭64−86521（ＪＰ，Ａ) 特開 平１−255247（ＪＰ，Ａ) 特開 平２−40915（ＪＰ，Ａ) 特開 平４−243134（ＪＰ，Ａ) 特開 平４−206819（ＪＰ，Ａ) 特開 平２−285634（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/28 H01L 21/3065 H01L 29/417 H01L 29/778 H01L 29/812
Claims (6)
- 【請求項１】 半導体層の上に金属膜を形成する工程
と、 前記金属膜の上にマスクパターンを形成する工程と、 第１の減圧雰囲気中で、高エネルギーを有する第１のエ
ッチャントを用いて、前記マスクパターンをマスクとし
て前記金属膜を略垂直方向に異方性エッチングして薄層
化するとともに、エッチングにより昇華した金属を前記
マスクパターンの側部とその下の前記金属膜の側部に再
堆積させて再堆積膜を形成する工程と、 前記第１の減圧雰囲気よりも圧力を低減した第２の減圧
雰囲気中で前記第１のエッチャントよりも低いエネルギ
ーを有する第２のエッチャントを用いた等方性エッチン
グにより、前記マスクパターンをマスクとして前記金属
膜をさらにエッチングすると同時に前記再堆積膜を除去
することにより電極パターンを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１のエッチャントの原子量、分子
量およびこれらの分子の結合エネルギは、前記第２のエ
ッチャントの原子量、分子量およびこれらの分子の結合
エネルギよりも大きいことを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記半導体層はAlGaAsであり、前記金属
膜はWSi 膜であり、前記第１のエッチャントはCF4 を含
有するガスであり、前記第２のエッチャントはSF6 であ
り、前記第１の減圧雰囲気の圧力は０．５Pa、前記第２
の減圧雰囲気の圧力は０．３Paであることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記金属膜の薄層化の際に残存させる膜
厚は、前記マスクパターンの下にある前記金属膜の前記
側部上の前記再堆積膜の厚さと同じであることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記等法性エッチングは、化学反応が支
配的なエッチングを用いていることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項６】 前記半導体層は、化合物半導体か元素半
導体のいずれかであることを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00261793A JP3181741B2 (ja) | 1993-01-11 | 1993-01-11 | 半導体装置の製造方法 |
| US08/102,823 US5436205A (en) | 1993-01-11 | 1993-08-06 | Method of forming electrode in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00261793A JP3181741B2 (ja) | 1993-01-11 | 1993-01-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209017A JPH06209017A (ja) | 1994-07-26 |
| JP3181741B2 true JP3181741B2 (ja) | 2001-07-03 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00261793A Expired - Fee Related JP3181741B2 (ja) | 1993-01-11 | 1993-01-11 | 半導体装置の製造方法 |
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| US (1) | US5436205A (ja) |
| JP (1) | JP3181741B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786244A (ja) * | 1993-09-13 | 1995-03-31 | Sony Corp | ドライエッチング方法 |
| US5960304A (en) * | 1996-05-20 | 1999-09-28 | Texas Instruments Incorporated | Method for forming a contact to a substrate |
| JP2904167B2 (ja) * | 1996-12-18 | 1999-06-14 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH1117036A (ja) * | 1997-06-26 | 1999-01-22 | Sharp Corp | 半導体記憶装置の製造方法 |
| US6613682B1 (en) * | 1999-10-21 | 2003-09-02 | Applied Materials Inc. | Method for in situ removal of a dielectric antireflective coating during a gate etch process |
| CN103824763B (zh) * | 2012-11-19 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 改善自对准接触孔的硅化钨双栅极边缘粗糙度的方法 |
| US10811320B2 (en) | 2017-09-29 | 2020-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Footing removal in cut-metal process |
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|---|---|---|---|---|
| JPH0622212B2 (ja) * | 1983-05-31 | 1994-03-23 | 株式会社東芝 | ドライエッチング方法 |
| US4528066A (en) * | 1984-07-06 | 1985-07-09 | Ibm Corporation | Selective anisotropic reactive ion etching process for polysilicide composite structures |
| US4713141A (en) * | 1986-09-22 | 1987-12-15 | Intel Corporation | Anisotropic plasma etching of tungsten |
| GB2214870B (en) * | 1988-02-20 | 1991-09-11 | Stc Plc | Plasma etching process |
| JPH0622218B2 (ja) * | 1988-08-06 | 1994-03-23 | 富士通株式会社 | エッチング方法 |
| KR910008983B1 (ko) * | 1988-12-20 | 1991-10-26 | 현대전자산업 주식회사 | 비등방성 식각을 이용한 잔유물 제거방법 |
| JPH0383335A (ja) * | 1989-08-28 | 1991-04-09 | Hitachi Ltd | エッチング方法 |
| JPH04125924A (ja) * | 1990-09-17 | 1992-04-27 | Mitsubishi Electric Corp | プラズマエッチング方法 |
| US5185058A (en) * | 1991-01-29 | 1993-02-09 | Micron Technology, Inc. | Process for etching semiconductor devices |
| JP3210359B2 (ja) * | 1991-05-29 | 2001-09-17 | 株式会社東芝 | ドライエッチング方法 |
-
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- 1993-01-11 JP JP00261793A patent/JP3181741B2/ja not_active Expired - Fee Related
- 1993-08-06 US US08/102,823 patent/US5436205A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH06209017A (ja) | 1994-07-26 |
| US5436205A (en) | 1995-07-25 |
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