JPH10209181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10209181A JPH10209181A JP765897A JP765897A JPH10209181A JP H10209181 A JPH10209181 A JP H10209181A JP 765897 A JP765897 A JP 765897A JP 765897 A JP765897 A JP 765897A JP H10209181 A JPH10209181 A JP H10209181A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- recess
- gas
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 Ｓｉとハロゲンを含有したガスを用いてドラ
イエッチングした場合に、良好なショットキー特性をも
つ清浄な半導体表面を得て、かつ、ＦＥＴのＶｔｈを再
現よく所望の値に得る。 【解決手段】 Ｓｉとハロゲンを含有するガスを用いて
エッチングストッパ層２に対して選択的に、かつ異方的
に半導体層３をドライエッチングする。その後、Ｈ2ガ
ス、またはＦを含有するガスを用いてプラズマ照射し、
リセス５の側壁やエッチングストッパ層２の表面上のＳ
ｉ堆積物６を除去する。次に、ウェハ表面の付着物を純
水や塩酸溶液で除去して、清浄な表面を露出した後、シ
ョットキー性を有するゲート電極７を形成し、次にオー
ミック性を有するソース電極８，ドレイン電極９を形成
する。
イエッチングした場合に、良好なショットキー特性をも
つ清浄な半導体表面を得て、かつ、ＦＥＴのＶｔｈを再
現よく所望の値に得る。 【解決手段】 Ｓｉとハロゲンを含有するガスを用いて
エッチングストッパ層２に対して選択的に、かつ異方的
に半導体層３をドライエッチングする。その後、Ｈ2ガ
ス、またはＦを含有するガスを用いてプラズマ照射し、
リセス５の側壁やエッチングストッパ層２の表面上のＳ
ｉ堆積物６を除去する。次に、ウェハ表面の付着物を純
水や塩酸溶液で除去して、清浄な表面を露出した後、シ
ョットキー性を有するゲート電極７を形成し、次にオー
ミック性を有するソース電極８，ドレイン電極９を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に化合物半導体結晶のドライエッチング
方法に関する。
方法に関し、特に化合物半導体結晶のドライエッチング
方法に関する。
【０００２】
【従来の技術】マイクロ波及びミリ波帯での増幅素子と
してよく用いられている化合物半導体装置は、高出力特
性を向上させるために高ゲート耐圧が実現できるリセス
構造を用いており、高速・低雑音特性を向上させるため
にヘテロ接合を有する半導体結晶材料を用いている。例
えば、半絶縁性砒化ガリウム（ＧａＡｓ）基板では、砒
化アルミニウムガリウム（ＡｌＧａＡｓ）／ＧａＡｓま
たは、砒化インジウムガリウム（ＩｎＧａＡｓ）／Ａｌ
ＧａＡｓ／ＧａＡｓなどを順次成長したヘテロ接合を用
いている。また、半絶縁性リン化インジウム（ＩｎＰ）
基板では、基板上にＩｎＧａＡｓ／砒化インジウムアル
ミニウム（ＩｎＡｌＡｓ）／ＩｎＧａＡｓなどを成長さ
せたヘテロ接合が用いられている。このような結晶材料
では、ヘテロ接合選択ドーピングと電子の２次元状態化
により、高移動度が実現されている。
してよく用いられている化合物半導体装置は、高出力特
性を向上させるために高ゲート耐圧が実現できるリセス
構造を用いており、高速・低雑音特性を向上させるため
にヘテロ接合を有する半導体結晶材料を用いている。例
えば、半絶縁性砒化ガリウム（ＧａＡｓ）基板では、砒
化アルミニウムガリウム（ＡｌＧａＡｓ）／ＧａＡｓま
たは、砒化インジウムガリウム（ＩｎＧａＡｓ）／Ａｌ
ＧａＡｓ／ＧａＡｓなどを順次成長したヘテロ接合を用
いている。また、半絶縁性リン化インジウム（ＩｎＰ）
基板では、基板上にＩｎＧａＡｓ／砒化インジウムアル
ミニウム（ＩｎＡｌＡｓ）／ＩｎＧａＡｓなどを成長さ
せたヘテロ接合が用いられている。このような結晶材料
では、ヘテロ接合選択ドーピングと電子の２次元状態化
により、高移動度が実現されている。
【０００３】このヘテロ接合電界効果型トランジスタ
（Ｈｅｔｅｒｏ ＪｕｎｃｔｉｏｎＦｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，以下、ＨＪＦＥＴとい
う）の、従来から用いられている製造方法を図３に示
す。
（Ｈｅｔｅｒｏ ＪｕｎｃｔｉｏｎＦｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，以下、ＨＪＦＥＴとい
う）の、従来から用いられている製造方法を図３に示
す。
【０００４】まず図３（ａ）に示されるように、ヘテロ
接合を有する層が形成されたＧａＡｓ基板１にシリコン
酸化膜が成膜された後、リソグラフィー技術及びエッチ
ング技術を用いて酸化膜４が形成される。次に、ｎ型Ａ
ｌＧａＡｓ層２に対して選択的にｎ型ＧａＡｓ層３がド
ライエッチングされ、リセス５が形成される。
接合を有する層が形成されたＧａＡｓ基板１にシリコン
酸化膜が成膜された後、リソグラフィー技術及びエッチ
ング技術を用いて酸化膜４が形成される。次に、ｎ型Ａ
ｌＧａＡｓ層２に対して選択的にｎ型ＧａＡｓ層３がド
ライエッチングされ、リセス５が形成される。
【０００５】その後、図３（ｂ）に示されるように、全
面にゲート電極となるタングステンシリサイド（ＷＳ
ｉ）・窒化チタン（ＴｉＮ）・白金（Ｐｔ）・金（Ａ
ｕ）膜がそれぞれ１００ｎｍ，１５０ｎｍ，１５ｎｍ，
４００ｎｍの膜厚蒸着法又はスパッタ法にて順次積層成
膜され、リソグラフィー技術を用いてフォトレジストマ
スクが形成され、ＲＩＥやイオンミリングなどを用いて
ゲート電極頭部以外を除去して、Ｔ字型ゲート電極７が
形成される。
面にゲート電極となるタングステンシリサイド（ＷＳ
ｉ）・窒化チタン（ＴｉＮ）・白金（Ｐｔ）・金（Ａ
ｕ）膜がそれぞれ１００ｎｍ，１５０ｎｍ，１５ｎｍ，
４００ｎｍの膜厚蒸着法又はスパッタ法にて順次積層成
膜され、リソグラフィー技術を用いてフォトレジストマ
スクが形成され、ＲＩＥやイオンミリングなどを用いて
ゲート電極頭部以外を除去して、Ｔ字型ゲート電極７が
形成される。
【０００６】さらに、図３（ｃ）に示されるように、ソ
ース電極８及びドレイン電極９が形成され、半導体装置
が完成する。
ース電極８及びドレイン電極９が形成され、半導体装置
が完成する。
【０００７】図３に示された製造方法において、ＨＪＦ
ＥＴを高性能に、かつ再現性よく製造するには、選択ド
ライエッチングの技術が重要である。この技術により、
ＨＪＦＥＴの電子供給層厚を数Åの精度でコントロール
しており、半導体装置のしきい値電圧（Ｖth）を制御よ
くコントロールしている。
ＥＴを高性能に、かつ再現性よく製造するには、選択ド
ライエッチングの技術が重要である。この技術により、
ＨＪＦＥＴの電子供給層厚を数Åの精度でコントロール
しており、半導体装置のしきい値電圧（Ｖth）を制御よ
くコントロールしている。
【０００８】ＡｌＧａＡｓ層上におけるＧａＡｓ層の選
択ドライエッチング方法としては、塩素と弗素を含む混
合ガスを用いることが知られている。これは、Ｇａが主
として塩化物，Ａｓが弗化物及び塩化物を生成してＧａ
Ａｓ層が除去され、一方で下層のＡｌＧａＡｓ層は、蒸
気圧の低い弗化アルミニウム（ＡｌＦx）を形成してエ
ッチングレートが低下し、高選択性が得られるためであ
る。
択ドライエッチング方法としては、塩素と弗素を含む混
合ガスを用いることが知られている。これは、Ｇａが主
として塩化物，Ａｓが弗化物及び塩化物を生成してＧａ
Ａｓ層が除去され、一方で下層のＡｌＧａＡｓ層は、蒸
気圧の低い弗化アルミニウム（ＡｌＦx）を形成してエ
ッチングレートが低下し、高選択性が得られるためであ
る。
【０００９】塩素と弗素を含む混合ガスとしては、まず
第１例として、フロン１２（ＣＣｌ2Ｆ2）とＨｅの混合
ガスがある（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．２０，Ｎ
ｏ．１１（１９８１），Ｐ．Ｌ８４７〜８５０）。この
ガス系では、カーボンポリマーが側壁保護膜を形成して
異方性エッチング形状が得られるものの、エッチングチ
ャンバーにもカーボンポリマーが堆積するため、エッチ
ングレートの再現性が乏しいという問題点があった。さ
らに、ＣＣｌ2Ｆ2等の規制対象フロンガスは、地球のオ
ゾン層破壊の原因となるため、製造や使用が禁止される
ようになってきている。したがって、選択ドライエッチ
ングおけるフロン代替ガスの開発が急務となっている。
第１例として、フロン１２（ＣＣｌ2Ｆ2）とＨｅの混合
ガスがある（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．２０，Ｎ
ｏ．１１（１９８１），Ｐ．Ｌ８４７〜８５０）。この
ガス系では、カーボンポリマーが側壁保護膜を形成して
異方性エッチング形状が得られるものの、エッチングチ
ャンバーにもカーボンポリマーが堆積するため、エッチ
ングレートの再現性が乏しいという問題点があった。さ
らに、ＣＣｌ2Ｆ2等の規制対象フロンガスは、地球のオ
ゾン層破壊の原因となるため、製造や使用が禁止される
ようになってきている。したがって、選択ドライエッチ
ングおけるフロン代替ガスの開発が急務となっている。
【００１０】そこで、エッチングガスの第２例として塩
素（Ｃｌ2）と六弗化硫黄（ＳＦ6）の混合ガスを用いる
製造方法が特開平２−４１３３１号公報に開示されてい
る。第３の例としては、三塩化ホウ素（ＢＣｌ3）と六
弗化硫黄（ＳＦ6）の混合ガスを用いる製造方法がＭａ
ｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ ＳｏｃｉｅｔｙＳ
ｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇ，Ｖｏｌ．２
４０（１９９２）Ｐ３２９〜３３４に述べられている。
これらのガス系では、選択比（ＧａＡｓ／Ａｌ0.2Ｇａ
0.8Ａｓ）は１００以上が得られ、また、カーボンによ
るデポジションがないため、エッチングレートの再現性
が良好であるという利点がある。
素（Ｃｌ2）と六弗化硫黄（ＳＦ6）の混合ガスを用いる
製造方法が特開平２−４１３３１号公報に開示されてい
る。第３の例としては、三塩化ホウ素（ＢＣｌ3）と六
弗化硫黄（ＳＦ6）の混合ガスを用いる製造方法がＭａ
ｔｅｒｉａｌｓ Ｒｅｓｅａｒｃｈ ＳｏｃｉｅｔｙＳ
ｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｅｄｉｎｇ，Ｖｏｌ．２
４０（１９９２）Ｐ３２９〜３３４に述べられている。
これらのガス系では、選択比（ＧａＡｓ／Ａｌ0.2Ｇａ
0.8Ａｓ）は１００以上が得られ、また、カーボンによ
るデポジションがないため、エッチングレートの再現性
が良好であるという利点がある。
【００１１】しかしながら、高選択性エッチングの条件
では、等方性エッチングになり、パターン転写における
寸法制御性が悪くなる。一方、異方性エッチングを実現
するために、エッチングの自己バイアス電圧を上げる
と、選択比が低下する。つまり、選択性と異方性形状の
両立は困難である。
では、等方性エッチングになり、パターン転写における
寸法制御性が悪くなる。一方、異方性エッチングを実現
するために、エッチングの自己バイアス電圧を上げる
と、選択比が低下する。つまり、選択性と異方性形状の
両立は困難である。
【００１２】選択性と異方性形状を両立するためには、
デポジション効果を有するガスを用いることが一般的で
ある。その第１例として、Ｓｉを含有するガスを利用す
る方法がある。四塩化珪素（ＳｉＣｌ4）＋ＳＦ6の混合
ガスがＡｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ ５１（１４），１９８７，Ｐ１０８３〜１０８５に
述べられており、ＳｉＣｌ4＋四フッ化珪素（ＳｉＦ4）
の混合ガスがＪｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓ
ｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ｂ８
（６），１９９０，Ｐ１９５６〜１９５９や、Ｊｏｕｒ
ｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｂ１１（３），１９９３，Ｐ６１
８〜６２７に述べられている。
デポジション効果を有するガスを用いることが一般的で
ある。その第１例として、Ｓｉを含有するガスを利用す
る方法がある。四塩化珪素（ＳｉＣｌ4）＋ＳＦ6の混合
ガスがＡｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ
ｓ ５１（１４），１９８７，Ｐ１０８３〜１０８５に
述べられており、ＳｉＣｌ4＋四フッ化珪素（ＳｉＦ4）
の混合ガスがＪｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓ
ｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ｂ８
（６），１９９０，Ｐ１９５６〜１９５９や、Ｊｏｕｒ
ｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｂ１１（３），１９９３，Ｐ６１
８〜６２７に述べられている。
【００１３】ＳｉＣｌ4またはＳｉＦ4を用いた場合、Ｓ
ｉからなる堆積物６がリセス５の側壁を保護するため、
異方性形状となり、かつ、これらのガス系では、選択比
（ＧａＡｓ／Ａｌ0.2Ｇａ0.8Ａｓ）は１００以上が得ら
れる。なお、ＳｉＣｌ4ガスを用いた場合に異方性形状
になることは、特開平４−１２３４２８号公報や特開昭
６３−１２４４１９号公報に述べられている。
ｉからなる堆積物６がリセス５の側壁を保護するため、
異方性形状となり、かつ、これらのガス系では、選択比
（ＧａＡｓ／Ａｌ0.2Ｇａ0.8Ａｓ）は１００以上が得ら
れる。なお、ＳｉＣｌ4ガスを用いた場合に異方性形状
になることは、特開平４−１２３４２８号公報や特開昭
６３−１２４４１９号公報に述べられている。
【００１４】また第２例として、特開平５−１６６７６
４，１６６７６５，１６６７６６号公報や、特開平５−
３０４１２３号公報には、側壁保護物質として硫黄
（Ｓ）を利用して異方性形状を得るドライエッチング方
法が開示されている。具体的なエッチングガス組成とし
て、Ｓ2Ｆ2＋Ｃｌ2系，Ｓ2Ｆ2＋Ｓ2Ｃｌ2系，Ｓ2Ｃｌ2
＋Ｃｌ2Ｆ3系などがある。
４，１６６７６５，１６６７６６号公報や、特開平５−
３０４１２３号公報には、側壁保護物質として硫黄
（Ｓ）を利用して異方性形状を得るドライエッチング方
法が開示されている。具体的なエッチングガス組成とし
て、Ｓ2Ｆ2＋Ｃｌ2系，Ｓ2Ｆ2＋Ｓ2Ｃｌ2系，Ｓ2Ｃｌ2
＋Ｃｌ2Ｆ3系などがある。
【００１５】
【発明が解決しようとする課題】高選択性及び異方性形
状を両立するためデポジションガスを用いた上述の第１
の従来例（図３）では、Ｓｉを含有するガスを用いてい
るため、側壁にはＳｉからなる堆積物６が生成される。
ドライエッチング後にウェハーを大気にさらすと、この
堆積物６は、空気中の酸素により酸化されて酸化珪素
（ＳｉＯ2）となる。ドライエッチング後に水洗や塩酸
水溶液にて処理してもＳｉＯ2が除去されず、ゲートメ
タルはショットキー特性が得られない。
状を両立するためデポジションガスを用いた上述の第１
の従来例（図３）では、Ｓｉを含有するガスを用いてい
るため、側壁にはＳｉからなる堆積物６が生成される。
ドライエッチング後にウェハーを大気にさらすと、この
堆積物６は、空気中の酸素により酸化されて酸化珪素
（ＳｉＯ2）となる。ドライエッチング後に水洗や塩酸
水溶液にて処理してもＳｉＯ2が除去されず、ゲートメ
タルはショットキー特性が得られない。
【００１６】一方、ゲートメタルをショットキーメタル
で形成するには、ドライエッチング後に弗酸またはバッ
ファード弗酸溶液にてＡｌＧａＡｓ表面上のＳｉＯ2を
除去する必要があることが、Ｍａｔｅｒｉａｌｓ Ｒｅ
ｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ
Ｐｒｏｃｅｅｄｉｎｇ，Ｖｏｌ．２４０（１９９２）Ｐ
３３５〜３４０に述べられている。
で形成するには、ドライエッチング後に弗酸またはバッ
ファード弗酸溶液にてＡｌＧａＡｓ表面上のＳｉＯ2を
除去する必要があることが、Ｍａｔｅｒｉａｌｓ Ｒｅ
ｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ
Ｐｒｏｃｅｅｄｉｎｇ，Ｖｏｌ．２４０（１９９２）Ｐ
３３５〜３４０に述べられている。
【００１７】しかしながら、弗酸またはバッファード弗
酸溶液を用いた場合、ＡｌＧａＡｓ膜が削られて、電子
供給層厚が減少し、ＦＥＴのしきい値電圧（Ｖｔｈ）が
変動するという問題があった。
酸溶液を用いた場合、ＡｌＧａＡｓ膜が削られて、電子
供給層厚が減少し、ＦＥＴのしきい値電圧（Ｖｔｈ）が
変動するという問題があった。
【００１８】また、側壁保護物質として硫黄（Ｓ）を利
用した従来の製造方法において、Ｓによる側壁保護膜を
除去するには、４００℃にてウェハーを加熱して昇華除
去する必要があり、その方法が特開平５−３０４１２３
号公報に述べられている。この方法によれば、表面に残
留したフッ素（Ｆ）は昇華除去されながらも、一方で
は、ＧａＡｓキャップ層に内部拡散して、キャリアであ
るＳｉを不活性化してキャリア濃度を減少させ、ＦＥＴ
の電気的特性を悪化するという問題があった。
用した従来の製造方法において、Ｓによる側壁保護膜を
除去するには、４００℃にてウェハーを加熱して昇華除
去する必要があり、その方法が特開平５−３０４１２３
号公報に述べられている。この方法によれば、表面に残
留したフッ素（Ｆ）は昇華除去されながらも、一方で
は、ＧａＡｓキャップ層に内部拡散して、キャリアであ
るＳｉを不活性化してキャリア濃度を減少させ、ＦＥＴ
の電気的特性を悪化するという問題があった。
【００１９】本発明の目的は、ＳｉＣｌ4，ＳｉＦ4など
のＳｉとハロゲンを含有したガスを用いてドライエッチ
ングした場合に、良好なショットキー特性をもつ清浄な
半導体表面を得て、かつ、ＦＥＴのＶｔｈを再現よく所
望の値に得る半導体装置の製造方法を提供することにあ
る。
のＳｉとハロゲンを含有したガスを用いてドライエッチ
ングした場合に、良好なショットキー特性をもつ清浄な
半導体表面を得て、かつ、ＦＥＴのＶｔｈを再現よく所
望の値に得る半導体装置の製造方法を提供することにあ
る。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、リセス形成
工程と、プラズマ照射工程とを有し、リセス構造のゲー
ト電極を形成する半導体装置の製造方法であって、リセ
ス形成工程は、少なくとも珪素とハロゲンを含有するガ
スを用いて化合物半導体層をドライエッチングし、ゲー
ト電極形成用のリセスを形成する処理であり、プラズマ
照射工程は、ゲート電極の形成工程の前段階において、
プラズマ照射を行い、前記リセス内の堆積物を除去して
清浄な半導体層表面を確保する処理である。
め、本発明に係る半導体装置の製造方法は、リセス形成
工程と、プラズマ照射工程とを有し、リセス構造のゲー
ト電極を形成する半導体装置の製造方法であって、リセ
ス形成工程は、少なくとも珪素とハロゲンを含有するガ
スを用いて化合物半導体層をドライエッチングし、ゲー
ト電極形成用のリセスを形成する処理であり、プラズマ
照射工程は、ゲート電極の形成工程の前段階において、
プラズマ照射を行い、前記リセス内の堆積物を除去して
清浄な半導体層表面を確保する処理である。
【００２１】また前記プラズマ照射は、少なくとも水
素、又はフッ素を含むガスを用いて行う。
素、又はフッ素を含むガスを用いて行う。
【００２２】また前記リセス形成工程とプラズマ照射工
程は、真空雰囲気中にて連続して実施する。
程は、真空雰囲気中にて連続して実施する。
【００２３】
【作用】本発明によれば、ドライエッチング時に生成さ
れたＳｉからなる堆積物が、ＨやＦを含有するガスでの
プラズマ照射により除去される。このため、ゲートメタ
ルと半導体層との間にて良好なショットキー特性が得ら
れ、かつ、ＦＥＴのＶｔｈが再現よく所望の値として得
られ、その制御性を向上させることができる。
れたＳｉからなる堆積物が、ＨやＦを含有するガスでの
プラズマ照射により除去される。このため、ゲートメタ
ルと半導体層との間にて良好なショットキー特性が得ら
れ、かつ、ＦＥＴのＶｔｈが再現よく所望の値として得
られ、その制御性を向上させることができる。
【００２４】
【発明の実施の形態】以下、発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２５】（実施形態１）図１は、本発明の実施形態
１を製造工程順に説明する断面図である。
１を製造工程順に説明する断面図である。
【００２６】本発明の実施形態１では、まず図１（ａ）
に示すように、半導体基板１上に、エッチングストッパ
層２，半導体層３を順次エピタキシャル成長させる。次
に、第１の半導体層３上に絶縁膜４を形成し、絶縁膜４
をマスクとしてＳｉとハロゲンを含有するガスを用いて
エッチングストッパ層２に対して選択的に、かつ異方的
に半導体層３をドライエッチングし、リセス５を形成す
る。
に示すように、半導体基板１上に、エッチングストッパ
層２，半導体層３を順次エピタキシャル成長させる。次
に、第１の半導体層３上に絶縁膜４を形成し、絶縁膜４
をマスクとしてＳｉとハロゲンを含有するガスを用いて
エッチングストッパ層２に対して選択的に、かつ異方的
に半導体層３をドライエッチングし、リセス５を形成す
る。
【００２７】その後、図１（ｂ）に示すように、Ｈ2ガ
スを用いてプラズマ照射し、リセス５の側壁やエッチン
グストッパ層２の表面上のＳｉ堆積物６を除去する。
スを用いてプラズマ照射し、リセス５の側壁やエッチン
グストッパ層２の表面上のＳｉ堆積物６を除去する。
【００２８】次に、図１（ｃ）に示すように、リセス５
の側壁やエッチングストッパ層２の表面上の付着物を純
水や塩酸溶液で除去し、清浄な表面を露出した後、ショ
ットキー性を有するゲート電極７をリセス５内に形成す
る。
の側壁やエッチングストッパ層２の表面上の付着物を純
水や塩酸溶液で除去し、清浄な表面を露出した後、ショ
ットキー性を有するゲート電極７をリセス５内に形成す
る。
【００２９】最後に図１（ｄ）に示すように、オーミッ
ク性を有するソース電極８，ドレイン電極９を形成し、
半導体装置を完成させる。
ク性を有するソース電極８，ドレイン電極９を形成し、
半導体装置を完成させる。
【００３０】（実施例１）次に、本発明の実施形態１の
具体例について図１を参照して説明する。
具体例について図１を参照して説明する。
【００３１】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に、ＭＢＥまたはＭＯＣＶＤ法を用い
てエッチングストッパ層であるＡｌ0.2Ｇａ0.8Ａｓ層
２，半導体層であるＧａＡｓ層３を順次エピタキシャル
成長させる。Ａｌ0.2Ｇａ0.8Ａｓ層２の膜厚は４０ｎ
ｍ，不純物濃度は２×１０18ｃｍ-3であり、ＧａＡｓ層
３の膜厚は８０ｎｍ，不純物濃度は３×１０18ｃｍ-3で
ある。
ＧａＡｓ基板１上に、ＭＢＥまたはＭＯＣＶＤ法を用い
てエッチングストッパ層であるＡｌ0.2Ｇａ0.8Ａｓ層
２，半導体層であるＧａＡｓ層３を順次エピタキシャル
成長させる。Ａｌ0.2Ｇａ0.8Ａｓ層２の膜厚は４０ｎ
ｍ，不純物濃度は２×１０18ｃｍ-3であり、ＧａＡｓ層
３の膜厚は８０ｎｍ，不純物濃度は３×１０18ｃｍ-3で
ある。
【００３２】次に、ＧａＡｓ層３上にＳｉＯ2からなる
厚さ３００ｎｍの絶縁膜４を成長させ、リソグラフィー
技術を用いてフォトレジスト膜パターンを形成後、ＲＩ
Ｅ装置にて、四フッ化炭素（ＣＦ4）とフルオロハイド
ロカーボン（ＣＨＦ3）とアルゴン（Ａｒ）の混合ガス
を用いたドライエッチングによりリセス用の開口部を形
成する。その後、フォトレジスト膜を除去する。
厚さ３００ｎｍの絶縁膜４を成長させ、リソグラフィー
技術を用いてフォトレジスト膜パターンを形成後、ＲＩ
Ｅ装置にて、四フッ化炭素（ＣＦ4）とフルオロハイド
ロカーボン（ＣＨＦ3）とアルゴン（Ａｒ）の混合ガス
を用いたドライエッチングによりリセス用の開口部を形
成する。その後、フォトレジスト膜を除去する。
【００３３】次に、誘電結合プラズマ（ＩＣＰ）エッチ
ング装置にて、ＳｉＣｌ4とＳＦ6と窒素（Ｎ2）ガスの
混合ガスを４：２：１の流量比で、圧力１Ｐａ，プラズ
マソースパワー２００Ｗ（１３．５６Ｍｈｚ），ＲＦバ
イアスパワー５ｗ（１３．５６ＭＨｚ）の条件にて、絶
縁膜４をマスクとして、Ａｌ0.2Ｇａ0.8Ａｓ層２に対し
て選択的に、かつ異方的にＧａＡｓ層３をドライエッチ
ングし、リセス５を形成する。エッチング条件として
は、ＧａＡｓとＡｌＧａＡｓの選択比が１００以上が実
現でき、かつ異方的にエッチングできるものであれば、
上記以外の条件でも構わない。たとえば、ＩＣＰ，電子
サイクロトロン共鳴（ＥＣＲ）エッチング装置やＲＩＥ
装置などにて、珪素とハロゲンを含むガスを用いれば、
実現は可能であり、具体的にはＳｉＣｌ4＋ＳＦ6，Ｓｉ
Ｃｌ4＋二フッ化窒素（ＮＦ3），ＳｉＣｌ4＋ＳｉＦ4，
ＳｉＣｌ4＋ＣＦ4，ＳｉＢｒ4＋ＳＦ6ガスなどを用い
る。
ング装置にて、ＳｉＣｌ4とＳＦ6と窒素（Ｎ2）ガスの
混合ガスを４：２：１の流量比で、圧力１Ｐａ，プラズ
マソースパワー２００Ｗ（１３．５６Ｍｈｚ），ＲＦバ
イアスパワー５ｗ（１３．５６ＭＨｚ）の条件にて、絶
縁膜４をマスクとして、Ａｌ0.2Ｇａ0.8Ａｓ層２に対し
て選択的に、かつ異方的にＧａＡｓ層３をドライエッチ
ングし、リセス５を形成する。エッチング条件として
は、ＧａＡｓとＡｌＧａＡｓの選択比が１００以上が実
現でき、かつ異方的にエッチングできるものであれば、
上記以外の条件でも構わない。たとえば、ＩＣＰ，電子
サイクロトロン共鳴（ＥＣＲ）エッチング装置やＲＩＥ
装置などにて、珪素とハロゲンを含むガスを用いれば、
実現は可能であり、具体的にはＳｉＣｌ4＋ＳＦ6，Ｓｉ
Ｃｌ4＋二フッ化窒素（ＮＦ3），ＳｉＣｌ4＋ＳｉＦ4，
ＳｉＣｌ4＋ＣＦ4，ＳｉＢｒ4＋ＳＦ6ガスなどを用い
る。
【００３４】その後、図１（ｂ）に示すように、ＧａＡ
ｓ層３のエッチング装置と真空ロード・ロックを介して
接続された別チャンバーのＥＣＲ装置にて、Ｈ2ガス２
０ｓｃｃｍ，圧力１．５Ｐａ，μ波パワー１００Ｗ
（２．４５ＧＨｚ），ＲＦバイアスパワー０ｗ（１３．
５６ＭＨｚ）の条件にて、ウェハーに水素ラジカル照射
する。この工程では、Ｈ*の作用によりリセス５の側壁
やＡｌ0.2Ｇａ0.8Ａｓ層２の表面に付着したＳｉ化合物
（ＳｉＣｌx，ＳｉＣｌxＯyなど）が還元され、ＳｉＨ4
の形で揮発除去され、側壁付着物が除去される。したが
って、この工程後に大気暴露しても、ウェハー表面にＳ
ｉＯ2は形成されない。
ｓ層３のエッチング装置と真空ロード・ロックを介して
接続された別チャンバーのＥＣＲ装置にて、Ｈ2ガス２
０ｓｃｃｍ，圧力１．５Ｐａ，μ波パワー１００Ｗ
（２．４５ＧＨｚ），ＲＦバイアスパワー０ｗ（１３．
５６ＭＨｚ）の条件にて、ウェハーに水素ラジカル照射
する。この工程では、Ｈ*の作用によりリセス５の側壁
やＡｌ0.2Ｇａ0.8Ａｓ層２の表面に付着したＳｉ化合物
（ＳｉＣｌx，ＳｉＣｌxＯyなど）が還元され、ＳｉＨ4
の形で揮発除去され、側壁付着物が除去される。したが
って、この工程後に大気暴露しても、ウェハー表面にＳ
ｉＯ2は形成されない。
【００３５】また、前記ＥＣＲ装置に代えてＩＣＰ装置
を用いても構わない。その条件としては、ＡｌＧａＡｓ
層２にダメージを与えないように、μ波パワーはできる
だけ低くし、ＲＦバイアスパワーは０Ｗもしくは低い値
にするのがよい。なお、水素ラジカル照射は、ＧａＡｓ
層のエッチングと同一チャンバーが、真空ロード・ロッ
クを介して接続された別チャンバーにて行う、つまり、
真空一貫作業で行う方が望ましい。なぜならば、ＧａＡ
ｓ層３のエッチング後に大気暴露すると、リセス５の側
壁に付着したＳｉ化合物が酸化してＳｉＯ2となり、完
全に除去するには、プラズマ源のパワーを大きくする必
要があり、また照射時間を長くする必要があるためであ
る。
を用いても構わない。その条件としては、ＡｌＧａＡｓ
層２にダメージを与えないように、μ波パワーはできる
だけ低くし、ＲＦバイアスパワーは０Ｗもしくは低い値
にするのがよい。なお、水素ラジカル照射は、ＧａＡｓ
層のエッチングと同一チャンバーが、真空ロード・ロッ
クを介して接続された別チャンバーにて行う、つまり、
真空一貫作業で行う方が望ましい。なぜならば、ＧａＡ
ｓ層３のエッチング後に大気暴露すると、リセス５の側
壁に付着したＳｉ化合物が酸化してＳｉＯ2となり、完
全に除去するには、プラズマ源のパワーを大きくする必
要があり、また照射時間を長くする必要があるためであ
る。
【００３６】その後、図１（ｃ）に示すように、ウェハ
ーを２５℃の塩酸水溶液（ＨＣｌとＨ2Ｏの比率を１：
１）にてディップして、エッチングストッパ層２の表面
に付着したフッ化アルミニウム（ＡｌＦ3）を除去し、
清浄なＡｌＧａＡｓ２層の表面を露出した後、ＷＳｉ，
ＴｉＮ，Ｐｔ，Ａｕ膜をそれぞれ１００ｎｍ，１５０ｎ
ｍ，１５ｎｍ，４００ｎｍの厚さにリセス５に順次成膜
した後、リソグラフィー技術とドライエッチング技術を
用いて、Ｔ型形状のショットキー性ゲート電極７を形成
する。
ーを２５℃の塩酸水溶液（ＨＣｌとＨ2Ｏの比率を１：
１）にてディップして、エッチングストッパ層２の表面
に付着したフッ化アルミニウム（ＡｌＦ3）を除去し、
清浄なＡｌＧａＡｓ２層の表面を露出した後、ＷＳｉ，
ＴｉＮ，Ｐｔ，Ａｕ膜をそれぞれ１００ｎｍ，１５０ｎ
ｍ，１５ｎｍ，４００ｎｍの厚さにリセス５に順次成膜
した後、リソグラフィー技術とドライエッチング技術を
用いて、Ｔ型形状のショットキー性ゲート電極７を形成
する。
【００３７】最後に図１（ｄ）に示すように、オーミッ
ク性電極を形成するために、フォトレジスト膜をマスク
として絶縁膜４にバッファドフッ酸を用いて開口を設
け、蒸着，リフトオフ、及びアロイ処理により、ＡｕＧ
ｅＮｉからなるソース電極８，ドレイン電極９を絶縁膜
４の開口内に形成し、半導体装置を完成させる。
ク性電極を形成するために、フォトレジスト膜をマスク
として絶縁膜４にバッファドフッ酸を用いて開口を設
け、蒸着，リフトオフ、及びアロイ処理により、ＡｕＧ
ｅＮｉからなるソース電極８，ドレイン電極９を絶縁膜
４の開口内に形成し、半導体装置を完成させる。
【００３８】このような図１に示した製造方法により得
られた、ゲート長０．４μｍのＦＥＴの特性（Ｖｔｈの
平均値，ウェハー面内標準偏差，５枚のウェハー間標準
偏差は下表のようになり、Ｖｔｈの制御性がよいことが
わかる。
られた、ゲート長０．４μｍのＦＥＴの特性（Ｖｔｈの
平均値，ウェハー面内標準偏差，５枚のウェハー間標準
偏差は下表のようになり、Ｖｔｈの制御性がよいことが
わかる。
【００３９】なお、前記実施例では選択的かつ異方的に
ＧａＡｓ層をドライエッチングする際には絶縁膜４をマ
スクとしたが、図２に示すように、フォトレジストをマ
スクとしてドライエッチングを実施し（図２（ａ））、
その後、Ｈ2ガスを用いてプラズマ照射して、リセス５
の側壁やエッチングストッパ層２の表面上のＳｉ堆積物
６を除去し（図２（ｂ））、その後フォトレジストを除
去してから、ゲート電極７を形成し（図２（ｃ））、ソ
ース・ドレイン電極８，９を形成（図２（ｄ））するよ
うにしても構わない。
ＧａＡｓ層をドライエッチングする際には絶縁膜４をマ
スクとしたが、図２に示すように、フォトレジストをマ
スクとしてドライエッチングを実施し（図２（ａ））、
その後、Ｈ2ガスを用いてプラズマ照射して、リセス５
の側壁やエッチングストッパ層２の表面上のＳｉ堆積物
６を除去し（図２（ｂ））、その後フォトレジストを除
去してから、ゲート電極７を形成し（図２（ｃ））、ソ
ース・ドレイン電極８，９を形成（図２（ｄ））するよ
うにしても構わない。
【００４０】また前記実施例では、半導体層としてＧａ
Ａｓ層，エッチングストッパ層と電子共鳴層としてＡｌ
ＧａＡｓ層，チャネル層としてＩｎＧａＡｓ層を用いた
が、それぞれの役割を果たすものであれば、どのような
化合物半導体層，化合物の組成比，ドナー濃度を用いて
も構わない。
Ａｓ層，エッチングストッパ層と電子共鳴層としてＡｌ
ＧａＡｓ層，チャネル層としてＩｎＧａＡｓ層を用いた
が、それぞれの役割を果たすものであれば、どのような
化合物半導体層，化合物の組成比，ドナー濃度を用いて
も構わない。
【００４１】（実施形態２）次に、本発明の実施形態２
について図１を参照して説明する。本発明の実施形態２
では、図１（ａ）に示すように、第１の半導体層３上に
マスクを形成して、Ｓｉとハロゲンを含有するガスを用
いてエッチングストッパ層２に対して選択的に、かつ異
方的に半導体層３をドライエッチングし、リセス５を形
成する。
について図１を参照して説明する。本発明の実施形態２
では、図１（ａ）に示すように、第１の半導体層３上に
マスクを形成して、Ｓｉとハロゲンを含有するガスを用
いてエッチングストッパ層２に対して選択的に、かつ異
方的に半導体層３をドライエッチングし、リセス５を形
成する。
【００４２】その後、図１（ｂ）に示すように、Ｆを含
有するガスを用いてプラズマ照射し、リセス５の側壁や
エッチングストッパ層２の表面上のＳｉ堆積物６を除去
する。
有するガスを用いてプラズマ照射し、リセス５の側壁や
エッチングストッパ層２の表面上のＳｉ堆積物６を除去
する。
【００４３】次に、図１（ｃ）に示すように、ウェハ表
面の付着物を純水や塩酸溶液で除去して、清浄な表面を
露出した後、ショットキー性ゲート電極７をリセス５に
形成する。
面の付着物を純水や塩酸溶液で除去して、清浄な表面を
露出した後、ショットキー性ゲート電極７をリセス５に
形成する。
【００４４】最後に図１（ｄ）に示すように、オーミッ
ク性を有するソース電極８，ドレイン電極９を形成し
て、半導体装置を完成させる。
ク性を有するソース電極８，ドレイン電極９を形成し
て、半導体装置を完成させる。
【００４５】（実施例２）次に本発明の実施形態２の具
体例について図１を参照して説明する。
体例について図１を参照して説明する。
【００４６】実施例１と同様に図１（ａ）に示すよう
に、ＧａＡｓ層３上に絶縁膜（マスク）４を形成し、Ｓ
ｉＣｌ4とＳＦ6とＮ2ガスの混合ガスを用いて、Ａｌ0.2
Ｇａ0. 8Ａｓ層２に対して選択的に、かつ異方的にＧａ
Ａｓ層３をドライエッチングし、リセス５を形成する。
に、ＧａＡｓ層３上に絶縁膜（マスク）４を形成し、Ｓ
ｉＣｌ4とＳＦ6とＮ2ガスの混合ガスを用いて、Ａｌ0.2
Ｇａ0. 8Ａｓ層２に対して選択的に、かつ異方的にＧａ
Ａｓ層３をドライエッチングし、リセス５を形成する。
【００４７】その後、図１（ｂ）に示すように、ＧａＡ
ｓ層３のエッチング装置と真空ロード・ロックを介して
接続された別チャンバーのＥＣＲ装置にて、ＳＦ6ガス
２０ｓｃｃｍ，圧力１．５Ｐａ，μ波パワー１００Ｗ
（２．４５ＧＨｚ），ＲＦバイアスパワー０ｗ（１３．
５６ＭＨｚ）の条件にて、ウェハーにプラズマ照射す
る。この工程では、Ｆの作用により、リセス５の側壁や
エッチングストッパ層２の表面に付着したＳｉ化合物
（ＳｉＣｌx，ＳｉＣｌxＯyなど）がＳｉＦ4の形で揮発
除去される。この反応は、各化合物の沸点を表１に示す
ように、ＳｉＣｌ4よりもＳｉＦ4の方が揮発性が高いと
いう性質があることを利用している。また、ＡｌＧａＡ
ｓ層上にはＡｌＦ3が形成されているため、Ｆを含有す
るガスではＡｌＧａＡｓ層は全くエッチングされない。
ｓ層３のエッチング装置と真空ロード・ロックを介して
接続された別チャンバーのＥＣＲ装置にて、ＳＦ6ガス
２０ｓｃｃｍ，圧力１．５Ｐａ，μ波パワー１００Ｗ
（２．４５ＧＨｚ），ＲＦバイアスパワー０ｗ（１３．
５６ＭＨｚ）の条件にて、ウェハーにプラズマ照射す
る。この工程では、Ｆの作用により、リセス５の側壁や
エッチングストッパ層２の表面に付着したＳｉ化合物
（ＳｉＣｌx，ＳｉＣｌxＯyなど）がＳｉＦ4の形で揮発
除去される。この反応は、各化合物の沸点を表１に示す
ように、ＳｉＣｌ4よりもＳｉＦ4の方が揮発性が高いと
いう性質があることを利用している。また、ＡｌＧａＡ
ｓ層上にはＡｌＦ3が形成されているため、Ｆを含有す
るガスではＡｌＧａＡｓ層は全くエッチングされない。
【００４８】
【表１】
【００４９】また、上記例ではＳＦ6を用いたが、Ｆを
含むガスであれば、どのようなガスでも構わないもので
あり、例えば、ＣＦ4，ＮＦ3などを用いることができ
る。
含むガスであれば、どのようなガスでも構わないもので
あり、例えば、ＣＦ4，ＮＦ3などを用いることができ
る。
【００５０】その後、図１（ｃ）に示すように、ウェハ
を２５℃の塩酸水溶液（ＨＣｌとＨ2Ｏの比率を１：
１）にてディップして、エッチングストッパ層２の表面
に付着したフッ化アルミニウム（ＡｌＦ3）を除去し
て、清浄なＡｌＧａＡｓ層２の表面を露出した後、ＷＳ
ｉ，ＴｉＮ，Ｐｔ，Ａｕ膜をそれぞれ１００ｎｍ，１５
０ｎｍ，１５ｎｍ，４００ｎｍの厚さでリセス５内に順
次成膜した後、リソグラフィー技術とドライエッチング
技術を用いて、Ｔ型形状のショットキー性ゲート電極７
を形成する。
を２５℃の塩酸水溶液（ＨＣｌとＨ2Ｏの比率を１：
１）にてディップして、エッチングストッパ層２の表面
に付着したフッ化アルミニウム（ＡｌＦ3）を除去し
て、清浄なＡｌＧａＡｓ層２の表面を露出した後、ＷＳ
ｉ，ＴｉＮ，Ｐｔ，Ａｕ膜をそれぞれ１００ｎｍ，１５
０ｎｍ，１５ｎｍ，４００ｎｍの厚さでリセス５内に順
次成膜した後、リソグラフィー技術とドライエッチング
技術を用いて、Ｔ型形状のショットキー性ゲート電極７
を形成する。
【００５１】その後、図１（ｄ）に示すように、実施例
１と同様にして、オーミック性のソース電極８，ドレイ
ン電極９を形成して、半導体装置を完成させる。
１と同様にして、オーミック性のソース電極８，ドレイ
ン電極９を形成して、半導体装置を完成させる。
【００５２】このような製造方法により得られた、ゲー
ト長０．４μｍのＦＥＴの特性は、実施例１で示した値
と同等のレベルであった。
ト長０．４μｍのＦＥＴの特性は、実施例１で示した値
と同等のレベルであった。
【００５３】
【発明の効果】以上説明したように本発明によれば、半
導体装置のドライエッチング後に形成したゲートメタル
において、良好なショットキー特性を得ることができ
る。その理由は、ドライエッチング時に生成されたＳｉ
からなる堆積物が、ＨやＦを含むガスでのプラズマ照射
により除去され、半導体表面にＳｉＯ2が生成されない
ためである。
導体装置のドライエッチング後に形成したゲートメタル
において、良好なショットキー特性を得ることができ
る。その理由は、ドライエッチング時に生成されたＳｉ
からなる堆積物が、ＨやＦを含むガスでのプラズマ照射
により除去され、半導体表面にＳｉＯ2が生成されない
ためである。
【００５４】さらに本発明によれば、ＦＥＴのＶｔｈが
再現よく所望の値が得られ、その制御性を向上させて製
造時の歩留りを向上することができる。その理由は、ド
ライエッチング時に生成されたＳｉからなる堆積物が、
ＨやＦを含むガスでのプラズマ照射により除去され、そ
の工程ではエッチングストッパ層のＡｌＧａＡｓ層が削
られないためである。また、エッチング堆積物を残留し
ながらウェハー加熱を実施していないため、堆積物が半
導体層に内部拡散することがないためである。
再現よく所望の値が得られ、その制御性を向上させて製
造時の歩留りを向上することができる。その理由は、ド
ライエッチング時に生成されたＳｉからなる堆積物が、
ＨやＦを含むガスでのプラズマ照射により除去され、そ
の工程ではエッチングストッパ層のＡｌＧａＡｓ層が削
られないためである。また、エッチング堆積物を残留し
ながらウェハー加熱を実施していないため、堆積物が半
導体層に内部拡散することがないためである。
【図１】本発明の実施形態に係る半導体装置の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】本発明の他の実施形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図３】従来例に係る半導体装置の製造方法を工程順に
示す断面図である。
示す断面図である。
１ 半導体基板 ２ エッチングストッパ層 ３ 半導体層 ４ 絶縁膜 ５ リセス ６ Ｓｉからなる堆積物 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ フォトレジスト
Claims (3)
- 【請求項１】 リセス形成工程と、プラズマ照射工程と
を有し、リセス構造のゲート電極を形成する半導体装置
の製造方法であって、 リセス形成工程は、少なくとも珪素とハロゲンを含有す
るガスを用いて化合物半導体層をドライエッチングし、
ゲート電極形成用のリセスを形成する処理であり、 プラズマ照射工程は、ゲート電極の形成工程の前段階に
おいて、プラズマ照射を行い、前記リセス内の堆積物を
除去して清浄な半導体層表面を確保する処理であること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記プラズマ照射は、少なくとも水素、
又はフッ素を含むガスを用いて行うことを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記リセス形成工程とプラズマ照射工程
は、真空雰囲気中にて連続して実施することを特徴とす
る請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007658A JP3036452B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007658A JP3036452B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209181A true JPH10209181A (ja) | 1998-08-07 |
| JP3036452B2 JP3036452B2 (ja) | 2000-04-24 |
Family
ID=11671926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9007658A Expired - Lifetime JP3036452B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036452B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309105A (ja) * | 2002-04-15 | 2003-10-31 | Matsushita Electric Ind Co Ltd | プラズマ処理方法 |
| JP2013093439A (ja) * | 2011-10-26 | 2013-05-16 | Seiko Epson Corp | 面発光型半導体レーザーの製造方法 |
| KR20150075868A (ko) | 2013-12-26 | 2015-07-06 | 한국기계연구원 | 반응소결 탄화규소체 및 이의 제조방법 |
| US9093540B2 (en) | 2012-06-04 | 2015-07-28 | Samsung Display Co., Ltd. | Oxide semicondutor thin film transistor |
-
1997
- 1997-01-20 JP JP9007658A patent/JP3036452B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309105A (ja) * | 2002-04-15 | 2003-10-31 | Matsushita Electric Ind Co Ltd | プラズマ処理方法 |
| JP2013093439A (ja) * | 2011-10-26 | 2013-05-16 | Seiko Epson Corp | 面発光型半導体レーザーの製造方法 |
| US9093540B2 (en) | 2012-06-04 | 2015-07-28 | Samsung Display Co., Ltd. | Oxide semicondutor thin film transistor |
| US9455333B2 (en) | 2012-06-04 | 2016-09-27 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| US9793377B2 (en) | 2012-06-04 | 2017-10-17 | Samsung Display Co., Ltd. | Thin film transistor, thin film transistor array panel including the same, and manufacturing method thereof |
| USRE48290E1 (en) | 2012-06-04 | 2020-10-27 | Samsung Display Co., Ltd. | Thin film transistor array panel |
| KR20150075868A (ko) | 2013-12-26 | 2015-07-06 | 한국기계연구원 | 반응소결 탄화규소체 및 이의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036452B2 (ja) | 2000-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5041393A (en) | Fabrication of GaAs integrated circuits | |
| JP2891204B2 (ja) | 半導体装置の製造方法 | |
| CN111799173A (zh) | 半导体元件的制造方法以及等离子体处理装置 | |
| EP0507434B1 (en) | Method of making semiconductor devices | |
| US5389574A (en) | Selective etching method for III-V group semiconductor material using a mixed etching gas and a stop-etching gas | |
| US4855015A (en) | Dry etch process for selectively etching non-homogeneous material bilayers | |
| JP2904163B2 (ja) | 半導体装置の製造方法 | |
| JP3036452B2 (ja) | 半導体装置の製造方法 | |
| US5419809A (en) | Dry etching method | |
| JP3298161B2 (ja) | ドライエッチング方法 | |
| US5770525A (en) | Method of fabricating semiconductor device and method of fabricating high-frequency semiconductor device | |
| JPH077015A (ja) | ＧａＡｓ／ＧａＩｎＰ構造を含む半導体装置及びその形成方法 | |
| JP4537549B2 (ja) | 化合物半導体装置の製造方法 | |
| JP3181741B2 (ja) | 半導体装置の製造方法 | |
| JP3225902B2 (ja) | 半導体装置の製造方法 | |
| JP3226666B2 (ja) | 半導体装置の製造方法 | |
| JPH06151384A (ja) | ドライエッチング方法 | |
| JP2002525850A (ja) | 集積回路ゲート導電体上に形成されたスペーサをエッチングするための装置および方法 | |
| JP3250269B2 (ja) | ドライエッチング方法 | |
| JP2710545B2 (ja) | 埋め込み型ヘテロ構造レーザの製造方法 | |
| JPH06224158A (ja) | ドライエッチング方法 | |
| JP2674495B2 (ja) | 半導体装置 | |
| JPH05166764A (ja) | ドライエッチング方法 | |
| JPH065635A (ja) | ２次元電子ガス半導体装置の製造方法 | |
| JP2001267554A (ja) | 電界効果トランジスタ及びその製造方法 |