JP2001267554A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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JP2001267554A
JP2001267554A JP2000080201A JP2000080201A JP2001267554A JP 2001267554 A JP2001267554 A JP 2001267554A JP 2000080201 A JP2000080201 A JP 2000080201A JP 2000080201 A JP2000080201 A JP 2000080201A JP 2001267554 A JP2001267554 A JP 2001267554A
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Japan
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gan
electron
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effect transistor
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JP2000080201A
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English (en)
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Sadahito Hongo
禎人 本郷
Kenji Takada
賢治 高田
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Abstract

(57)【要約】 【課題】 リーク電流を増大させ、耐圧や高周波特性を
低下させることなく、高い歩留まりで素子分離を確実に
行うFET構造及びその製造方法を提供すること 【解決手段】 トランジスタ領域以外をメサエッチング
により素子分離し、その領域にアンドープGaNを再成
長してから、電極を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電界効果トランジス
タの構造および製造方法に関する。
【0002】
【従来の技術】近年、GaAs系やInP系に代わり、
GaNを用いた電界効果トランジスタ(FET)の開発
が活発化してきている。GaNは、禁制帯幅が大きい、
破壊電界が大きい、AlGaN/GaN接合においてピ
エゾ効果に伴い高い2次元電子ガス密度が得られる、等
の理由により、高耐圧・高出力素子として注目されてい
る。
【0003】図1にFETのレイアウトを示す。以下、
素子分離方法を中心に議論する。トランジスタ領域を規
定するためには、図1の点線で示した領域14の外側の
領域を電気的に分離する必要がある。FETは高周波特
性向上のために、サブミクロン級のゲート長を持つ素子
を作製する必要がある。段差があると、配線の断線の危
険性があるため、配線接続等プロセス上、プレーナー化
されていることが好ましい。そこで、図2にように、イ
オン注入を用いて周辺領域25を高抵抗化することによ
り素子分離する方法がある。イオン種としては、He
やNを用いて、イオン注入する方法が知られている。
ところが、FETの製造プロセスは、素子分離後に、ソ
ース電極・ドレイン電極の形成が行われる。これらオー
ミック電極は、一般的には、Ti/Al/Ni/Au積
層構造を蒸着・リフトオフ法により形成した後、熱処理
を加えることにより作製する。この際の、熱処理は、通
常、窒素雰囲気中で900℃で30秒行う。この熱処理
は、オーミック接合を得るためには不可欠である。しか
し、この温度における熱処理を行うと、素子分離のため
にイオン注入した高抵抗化領域が活性化してしまい、充
分な高抵抗領域が得られなくなってしまい、リーク電流
が増加してしまう、という問題が発生する。それに付随
して、耐圧が低下してしまうため、GaN系素子の特長
が失われてしまう。このような高抵抗領域の活性化を避
けるために、オーミック電極形成後にイオン注入による
素子分離を行う方法も考えられる。この場合、上記のよ
うなオーミック電極の熱処理に伴う高抵抗化領域の活性
化という問題は回避できる。ところが、イオン注入領域
に高電界をかけた際に生じるホッピング伝導等によりG
aN系FETの特長である高耐圧性は犠牲になってしま
う。
【0004】この問題を回避するために、メサエッチン
グにより素子分離を行う方法がある。図3にその断面構
造を示す。この場合、ゲート電極35は、寄生容量を低
減するため、ゲート電極引出し部はトランジスタ領域か
ら分離しておく必要がある。そうすると、必然的にゲー
ト電極がメサ端面において、2次元電子ガスが形成され
ているチャネル34に接触してしまうことになる。する
と、ソース・ゲート間リーク電流が増大してしまい、特
性の劣化に繋がってしまう。また、同様に耐圧も低下し
てしまう。更に、上記のように、段差上にゲート電極を
形成するため、ゲート抵抗が上昇して高周波特性が低下
してしまったり、更には断線による歩留まり低下が発生
してしまう。
【0005】このように、リーク電流を増大させたり、
耐圧や高周波特性を低下させることなく、高歩留まりで
素子分離を確実に行うFET構造は、未だかつて得られ
ていない。
【0006】
【発明が解決しようとする課題】以上のように、リーク
電流を増大させたり、耐圧や高周波特性を低下させるこ
となく、高歩留まりで素子分離を確実に行うFET構造
は、未だかつて得られていない。
【0007】本発明は、上記の点を鑑みなされたもの
で、リーク電流を増大させたり、耐圧や高周波特性を低
下させることなく、高い歩留まりで素子分離を確実に行
うFET構造及びその製造方法を提供することを目的と
する。
【0008】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、メサエッチングにより素子分離を行った
後、その領域に例えばアンドープGaNを再成長し、ト
ランジスタ領域から再成長GaNにかけてゲート電極を
形成した構造とする。このような構造とすることによ
り、トランジスタ領域端におけるリーク電流の発生を防
止し、しかも耐圧が高いFETを提供することが可能で
ある。
【0009】
【発明の実施の形態】実施例として、本発明をAlGa
N/GaN系ヘテロ接合電界効果トランジスタ(HFE
T)に適用した場合を説明する。まず、図4に示したよ
うに、分子線エピタキシャル(MBE)法もしくは有機
金属気相成長(MOCVD)法等の成長方法により、サ
ファイア基板41上に、GaNバッファ層42、アンド
ープGaN電子走行層43、アンドープAlGaNスペ
ーサ層44、n型AlGaN電子供給層45、アンドー
プAlGaNショットキーコンタクト層46、n型Ga
Nオーミックコンタクト層47を順次積層する。ここ
で、GaNバッファ層42は膜厚500nm、アンドー
プGaN電子走行層43は膜厚2μm、アンドープAl
GaNスペーサ層44は膜厚3nm、n型AlGaN電
子供給層45はドーパントとしてSiを用い、Si濃度
2E18cm−3、膜厚20nm、アンドープAlGa
Nショットキーコンタクト層46は膜厚5nm、n型G
aNオーミックコンタクト層47はSi濃度5E18c
−3、膜厚20nmとした。ここでは、AlGaNの
Al組成は、0.25とした。
【0010】次に、全面に熱CVD法等により、SiO
膜51を堆積させた後、トランジスタ領域を保護する
ようにフォトレジスト52をパターニングする(図
5)。フォトレジスト52をマスクとして、反応性イオ
ンエッチング(RIE)法等のドライエッチング、もし
くは弗化アンモニウムを用いたウェットエッチングによ
り、SiO膜51をエッチングする。フォトレジスト
を酸素アッシングや有機溶剤を用いて除去した後、今度
は、残ったSiO膜53をマスクにして、n型GaN
オーミックコンタクト層47、アンドープAlGaNシ
ョットキーコンタクト層46、n型AlGaN電子供給
層45、アンドープAlGaNスペーサ層44、アンド
ープGaN電子走行層43を順次エッチングする(図
6)。エッチングは、塩素系ガスおよびアルゴン等の不
活性ガスを用いた、例えばECR(Electron
Cyclotron Resonance)−RIEに
より行う。アンドープGaN電子走行層43のエッチン
グ量は、2次元電子ガスが形成される領域が充分エッチ
ングされていれば、完全にエッチングにより除去する必
要はない。
【0011】続いて、燐酸、塩酸、硝酸等の酸にディッ
プすることにより、表面処理を行った後に、再びMOC
VD法等の成長方法によりアンドープGaN54を再成
長する。ここでは、成長温度は1100℃で行った。す
ると、SiO膜上には、GaNは成長せず、図7のよ
うにGaNやAlGaN上にのみ選択的に成長される。
エッチング端面にも結晶成長する。
【0012】SiO膜を弗化アンモニウムにより除去
したのち、ソース電極及びドレイン電極形成領域を開口
するようにフォトレジストをパターニングし、n型Ga
N層上にTi/Al/Ni/Auを順次蒸着・リフトオ
フする。続いて、窒素雰囲気中で900℃、30秒の熱
処理を行うことにより、オーミック接合を得る。
【0013】次に、ゲート電極形成領域を開口するよう
に、レジストをパターニングする。パターニングには、
ステッパ露光や、電子線描画を用いる。続いて、n型G
aNオーミックコンタクト層47を、例えば塩素系ガス
およびアルゴン等の不活性ガスを用いたECR(Ele
ctron Cyclotron Resonanc
e)−RIEによりエッチングし、アンドープAlGa
Nショットキーコンタクト層46を露出してから、Ni
/Auを順次蒸着・リフトオフする(図8)。その後
に、900℃にて熱処理することにより、ショットキー
特性を改善させる。
【0014】このようにして作製したHFETの特性を
図9に示す。トランジスタ領域をメサエッチングで分離
した従来例と比較して、耐圧が充分にとれていることが
分かる。
【0015】また、本実施例では、リセスゲート型トラ
ンジスタに適用して説明したが、n型GaNオーミック
コンタクト層がなく、オーミック電極をAlGaN層上
に形成する場合、オーミック電極形成領域にn型GaN
層を再成長して、その上にオーミック電極を形成する場
合にも同様に適用可能である。更に、素子分離領域のG
aN再成長の際に、SiO膜が覆われてウェハ全面が
平坦になるまで充分再成長を行い、全面をECR−RI
Eによりエッチバックすることにより、素子分離領域に
埋め込む方法もある。
【0016】
【発明の効果】以上の方法により、リーク電流も小さ
く、しかも高周波特性及び耐圧が高いGaN系FETを
提供することができる。
【図面の簡単な説明】
【図1】FETの電極の平面レイアウトを説明する図。
【図2】第1の従来例のゲート電極長手方向の断面を示
す図。
【図3】第2の従来例のゲート電極長手方向の断面を示
す図。
【図4】本発明の実施例のFETの層構造を示す図。
【図5】本発明による電界効果トランジスタの製造方法
に係わる実施形態を示すFETの工程断面図。
【図6】図5に続くFETの工程断面図。
【図7】図6に続くFETの工程断面図。
【図8】図7に続くFETの工程断面図。
【図9】本発明の実施例のトランジスタ特性を従来例と
比較して説明する図。
【符号の説明】
11: ドレイン電極 12: ソース電極 13: ゲート電極 14: 素子分離領域 21: ショットキーコンタクト層 22: 電子供給層 23: 電子走行層 24: 2次元電子ガス 25: イオン注入領域 26: ゲート電極 31: ショットキーコンタクト層 32: 電子供給層 33: 電子走行層 34: 2次元電子ガス 35: ゲート電極 41: サファイア基板 42: GaNバッファ層 43: アンドープGaN電子走行層 44: アンドープAlGaNスペーサ層 45: n型AlGaN電子供給層 46: アンドープAlGaNショットキーコンタク
ト層 47: n型GaNオーミックコンタクト層 51: SiO膜 52: レジスト 53: SiO膜 54: アンドープGaN再成長層 55: ゲート電極
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F032 AA35 AA54 CA05 CA09 CA16 DA02 DA12 DA16 DA23 DA24 DA25 DA34 DA78 5F102 FA01 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GN04 GQ01 GR04 GS01 GT01 HC02 HC16 HC21

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 電子供給層及び電子走行層の少なくとも
    2層が積層されている電界効果トランジスタ領域を取り
    囲む領域が、表面から2次元電子ガスが形成されている
    深さ以上の深さに亙って、電子供給層よりも低いドーピ
    ング濃度である単一の半導体層で形成されていることを
    特徴とする、電界効果トランジスタ。
  2. 【請求項2】 電子供給層がAlGa1−xN(0<
    x≦1)で構成され、電子走行層がGaNで構成され、
    素子分離領域を形成する上記単一の半導体層がGaNで
    構成されていることを特徴とする請求項1記載の電界効
    果トランジスタ。
  3. 【請求項3】 電子供給層及び電子走行層の少なくとも
    2層が積層されている電界効果トランジスタにおいて、
    酸化シリコン膜をマスクとして、電子供給層及び、電子
    走行層の一部をエッチングする工程と、エッチングした
    領域に電子供給層よりも低いドーピング濃度の半導体層
    を成長する工程と、しかる後に電極を形成する工程とを
    含むことを特徴とする、電界効果トランジスタの製造方
    法。
  4. 【請求項4】 電子供給層がAlGa1−xN(0<
    x≦1)で構成され、電子走行層がGaNで構成され、
    エッチング後に成長する半導体層がGaNで構成されて
    いることを特徴とする、請求項3記載の電界効果トラン
    ジスタの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
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JP2007251171A (ja) * 2006-03-14 2007-09-27 Northrop Grumman Corp GaN系HEMTアクティブデバイスのためのリークバリヤ

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