JP2001210658A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JP2001210658A JP2001210658A JP2000016887A JP2000016887A JP2001210658A JP 2001210658 A JP2001210658 A JP 2001210658A JP 2000016887 A JP2000016887 A JP 2000016887A JP 2000016887 A JP2000016887 A JP 2000016887A JP 2001210658 A JP2001210658 A JP 2001210658A
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Abstract
(57)【要約】
【課題】化合物半導体を使用した短ゲート長の電界効果
型トランジスタ（ＦＥＴ）の簡便な製造方法を提供す
る。 【解決手段】化合物半導体材料からなる半絶縁性の基板
１上に第１導電型化合物半導体層の能動層２およびコン
タクト層３を順次エピタキシャル成長させた後、リセス
４を形成し、能動層２およびコンタクト層３表面に表面
改質層５を形成する。次いで、表面改質層５を電子ビー
ム１２により開口した後、表面改質層５をマスクに開口
部６に下部ゲート電極７を柱状に選択成長させ、絶縁膜
１３を堆積して平坦化する。次いで下部ゲート電極７の
上端部を露出させ、この上端部に接続する上部ゲート電
極８を形成した後、絶縁膜１３にコンタクト層３に達す
る開口を形成した後、開口部１０にオーミック電極を形
成してＦＥＴを製造する。
型トランジスタ（ＦＥＴ）の簡便な製造方法を提供す
る。 【解決手段】化合物半導体材料からなる半絶縁性の基板
１上に第１導電型化合物半導体層の能動層２およびコン
タクト層３を順次エピタキシャル成長させた後、リセス
４を形成し、能動層２およびコンタクト層３表面に表面
改質層５を形成する。次いで、表面改質層５を電子ビー
ム１２により開口した後、表面改質層５をマスクに開口
部６に下部ゲート電極７を柱状に選択成長させ、絶縁膜
１３を堆積して平坦化する。次いで下部ゲート電極７の
上端部を露出させ、この上端部に接続する上部ゲート電
極８を形成した後、絶縁膜１３にコンタクト層３に達す
る開口を形成した後、開口部１０にオーミック電極を形
成してＦＥＴを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果型トランジ
スタの製造方法に関し、特に化合物半導体材料を使用し
た微細ゲート電極を有する電界効果型トランジスタの製
造に関するものである。
スタの製造方法に関し、特に化合物半導体材料を使用し
た微細ゲート電極を有する電界効果型トランジスタの製
造に関するものである。
【０００２】
【従来の技術】ＧａＡｓ等を半導体材料とする電界効果
型トランジスタ（以下、ＦＥＴという）がマイクロ波帯
域等において使用されているが、ＦＥＴの遮断周波数が
キャリアの移動度に比例するとともに、ゲート長の二乗
に反比例するために、高速化のためには、ゲート長の短
縮化が重要である。
型トランジスタ（以下、ＦＥＴという）がマイクロ波帯
域等において使用されているが、ＦＥＴの遮断周波数が
キャリアの移動度に比例するとともに、ゲート長の二乗
に反比例するために、高速化のためには、ゲート長の短
縮化が重要である。
【０００３】ＧａＡｓ等を半導体材料とするＦＥＴのゲ
ート長の短縮化の技術が特開昭６３―０００１７１号公
報に開示されている。図６は、この技術によるＦＥＴの
製造方法の工程を説明するための基板要部の断面図であ
る。まず図６（ａ）のように、ＧａＡｓ等からなる半絶
縁性の基板７１上にノンドープＧａＡｓ層からなる能動
層７２、ｎ型ＡｌＧａＡｓ層とｎ型ＧａＡｓ層の積層膜
からなるコンタクト層７３を順次エピタキシャル成長し
た後、さらにプラズマＣＶＤ法等によりＳｉＯＮ層等の
絶縁膜７４を堆積する。
ート長の短縮化の技術が特開昭６３―０００１７１号公
報に開示されている。図６は、この技術によるＦＥＴの
製造方法の工程を説明するための基板要部の断面図であ
る。まず図６（ａ）のように、ＧａＡｓ等からなる半絶
縁性の基板７１上にノンドープＧａＡｓ層からなる能動
層７２、ｎ型ＡｌＧａＡｓ層とｎ型ＧａＡｓ層の積層膜
からなるコンタクト層７３を順次エピタキシャル成長し
た後、さらにプラズマＣＶＤ法等によりＳｉＯＮ層等の
絶縁膜７４を堆積する。
【０００４】この絶縁膜７４上にフォトレジスト３０で
ゲートパターンを形成し、このレジストをマスクに絶縁
膜７４をドライエッチングして開口部７５を形成する。
ゲートパターンを形成し、このレジストをマスクに絶縁
膜７４をドライエッチングして開口部７５を形成する。
【０００５】次に、図６（ｂ）のように、ゲート電極層
としてＴｉ層７６ａ、Ｐｔ層７６ｂ、Ａｕ層７６ｃを蒸
着等により順次形成した後、イオンミリングとドライエ
ッチグによりパターニングしてゲート電極７６を形成す
る。次いで、図６（ｃ）のように、レジスト７７をパタ
ーニングして、これをマスクにゲート電極７６の両側の
絶縁膜７４をＮＦ３等のプラズマガスでエッチングす
る。このエッチングによりゲート電極７６の側面のＴｉ
層７６ａもエッチングされ、ゲート長はこのＴｉ層７６
ａの厚さの２倍分だけ短縮されることになる。
としてＴｉ層７６ａ、Ｐｔ層７６ｂ、Ａｕ層７６ｃを蒸
着等により順次形成した後、イオンミリングとドライエ
ッチグによりパターニングしてゲート電極７６を形成す
る。次いで、図６（ｃ）のように、レジスト７７をパタ
ーニングして、これをマスクにゲート電極７６の両側の
絶縁膜７４をＮＦ３等のプラズマガスでエッチングす
る。このエッチングによりゲート電極７６の側面のＴｉ
層７６ａもエッチングされ、ゲート長はこのＴｉ層７６
ａの厚さの２倍分だけ短縮されることになる。
【０００６】次に、図６（ｄ）のように、Ａｕ，Ｎｉ，
ＡｕＧｅ等の金属を順次蒸着した後リフトオフして、ソ
ース・ドレイン電極７８を形成する。ゲート電極７６上
にもこれと同じ金属の積層膜からなる金属膜７８’が被
覆される。
ＡｕＧｅ等の金属を順次蒸着した後リフトオフして、ソ
ース・ドレイン電極７８を形成する。ゲート電極７６上
にもこれと同じ金属の積層膜からなる金属膜７８’が被
覆される。
【０００７】
【発明が解決しようとする課題】上記の技術において
は、図６（ｃ）のように、ゲート電極７６の両側の絶縁
膜７４をＮＦ３等のプラズマガスでエッチングする際
に、ゲート電極７６の側面のＴｉ層７６ａもエッチング
され、ゲート長はＴｉ層の厚みの２倍分短縮できる効果
があるが、このプラズマエッチング時にコンタクト層７
３の表面がダメージを受けやすい。また図６（ｄ）のソ
ース・ドレイン電極形成においては、ソース・ドレイン
電極７８とゲート電極７６間の距離の制御が難しく、ソ
ース・ドレイン電極とゲート電極間の絶縁性が低下する
問題があった。
は、図６（ｃ）のように、ゲート電極７６の両側の絶縁
膜７４をＮＦ３等のプラズマガスでエッチングする際
に、ゲート電極７６の側面のＴｉ層７６ａもエッチング
され、ゲート長はＴｉ層の厚みの２倍分短縮できる効果
があるが、このプラズマエッチング時にコンタクト層７
３の表面がダメージを受けやすい。また図６（ｄ）のソ
ース・ドレイン電極形成においては、ソース・ドレイン
電極７８とゲート電極７６間の距離の制御が難しく、ソ
ース・ドレイン電極とゲート電極間の絶縁性が低下する
問題があった。
【０００８】上記の従来技術の問題点を解決する方法と
して、フォトレジストで予めＴ型ゲート電極のプロファ
イルを形成する技術が特開平４―２９８０４８号公報等
に提案されている。本技術によるＴ型ゲート電極を有す
るＦＥＴの製造方法を図５を参照して説明する。
して、フォトレジストで予めＴ型ゲート電極のプロファ
イルを形成する技術が特開平４―２９８０４８号公報等
に提案されている。本技術によるＴ型ゲート電極を有す
るＦＥＴの製造方法を図５を参照して説明する。
【０００９】まず、図５（ａ）に示すように、ＧａＡｓ
等からなる半絶縁性の基板６１上にｎ型ＧａＡｓ層から
なる能動層６２、ｎ+型ＧａＡｓ層からなるコンタクト
層６３がＭＯＣＶＤ(Metal Organic Chemical Vapor De
position)法やＭＢＥ(Molecular Beam Epitaxy) 法など
を用いたエピタキシャル成長法により順次形成されたウ
エハの表面にフォトレジスト３０等により所定のパター
ンを形成し、これをマスクとしてコンタクト層６３をエ
ッチングしてリセス６４を形成する。次に図５（ｂ）に
示すように、フォトレジスト３０を除去した後に、電子
ビームに感光するＥＢレジスト６５を塗布し、次いで電
子ビーム１２によりリセス６４部分のＥＢレジスト６５
の一部を露光、現像により除去して開口部６６を形成す
る。開口部６６はストライプ状の形状をしており、その
サイズは作成するＦＥＴのゲート寸法と同じとし、ＦＥ
Ｔの用途により変化するが、例えば長さ（図５（ｂ）の
左右方向）が０．０５μｍ〜０．３μｍ程度で、幅（図
５（ｂ）中の紙面垂直方向）は１００〜５００μｍ程度
である。その後、図５（ｃ）に示すようにフォトレジス
ト３０ａを塗布し、これを露光、現像してパターニング
する。フォトレジスト３０ａのパターンは先に形成した
ＥＢレジスト６５のパターンを包含するように形成す
る。これにより、図５（ｃ）のようなＴ型のレジスト開
口部６７が形成される。このようにして形成された２層
のレジストパターンを用いて、図５（ｄ）に示すように
ゲート電極６８を形成する。ゲート電極６８は、電極材
料である金属膜の蒸着とリフトオフによって形成され
る。ゲート電極６８の材料には能動層６２とショットキ
ー接合を形成する材料を用いる。一例として、図５
（ｄ）ではＴｉとＡｌの積層金属をゲート電極に用いら
れる。
等からなる半絶縁性の基板６１上にｎ型ＧａＡｓ層から
なる能動層６２、ｎ+型ＧａＡｓ層からなるコンタクト
層６３がＭＯＣＶＤ(Metal Organic Chemical Vapor De
position)法やＭＢＥ(Molecular Beam Epitaxy) 法など
を用いたエピタキシャル成長法により順次形成されたウ
エハの表面にフォトレジスト３０等により所定のパター
ンを形成し、これをマスクとしてコンタクト層６３をエ
ッチングしてリセス６４を形成する。次に図５（ｂ）に
示すように、フォトレジスト３０を除去した後に、電子
ビームに感光するＥＢレジスト６５を塗布し、次いで電
子ビーム１２によりリセス６４部分のＥＢレジスト６５
の一部を露光、現像により除去して開口部６６を形成す
る。開口部６６はストライプ状の形状をしており、その
サイズは作成するＦＥＴのゲート寸法と同じとし、ＦＥ
Ｔの用途により変化するが、例えば長さ（図５（ｂ）の
左右方向）が０．０５μｍ〜０．３μｍ程度で、幅（図
５（ｂ）中の紙面垂直方向）は１００〜５００μｍ程度
である。その後、図５（ｃ）に示すようにフォトレジス
ト３０ａを塗布し、これを露光、現像してパターニング
する。フォトレジスト３０ａのパターンは先に形成した
ＥＢレジスト６５のパターンを包含するように形成す
る。これにより、図５（ｃ）のようなＴ型のレジスト開
口部６７が形成される。このようにして形成された２層
のレジストパターンを用いて、図５（ｄ）に示すように
ゲート電極６８を形成する。ゲート電極６８は、電極材
料である金属膜の蒸着とリフトオフによって形成され
る。ゲート電極６８の材料には能動層６２とショットキ
ー接合を形成する材料を用いる。一例として、図５
（ｄ）ではＴｉとＡｌの積層金属をゲート電極に用いら
れる。
【００１０】その後、ＣＶＤ法により保護絶縁膜６９を
形成し、図５（ｅ）に示すように所定のパターンを用い
てゲート電極６８の両側のコンタクト層６３上の保護絶
縁膜６９を除去して開口部を形成し、オーミック電極７
０を形成した後、配線工程を経てＦＥＴが完成する。
形成し、図５（ｅ）に示すように所定のパターンを用い
てゲート電極６８の両側のコンタクト層６３上の保護絶
縁膜６９を除去して開口部を形成し、オーミック電極７
０を形成した後、配線工程を経てＦＥＴが完成する。
【００１１】この技術においは、ゲート電極６８形成時
のコンタクト層６３や能動層６２表面の劣化は防止され
るが、次のような問題点があった。すなわち、ゲート電
極６８形成にあたりＥＢレジスト６５やフォトレジスト
３０ａを用いた微細リソグラフィー工程や、それをマス
クとしたリフトオフを用いるため、製造プロセスが複雑
化する。また、リフトオフ工程では、電極用の金属膜を
真空蒸着法により堆積するため、ウエハの大口径化に伴
い、特にウエハ周辺部ではレジスト開口パターンに対し
て電極の形成位置にオフセットがかかりウエハ外周側に
ずれてしまう。またこれに伴いレジスト開口部分の側面
にも金属が蒸着されてしまい、リフトオフ時にバリや金
属片が発生してしまい、ＦＥＴの電極間の短絡やゲート
耐圧の低下などの問題が発生していた。
のコンタクト層６３や能動層６２表面の劣化は防止され
るが、次のような問題点があった。すなわち、ゲート電
極６８形成にあたりＥＢレジスト６５やフォトレジスト
３０ａを用いた微細リソグラフィー工程や、それをマス
クとしたリフトオフを用いるため、製造プロセスが複雑
化する。また、リフトオフ工程では、電極用の金属膜を
真空蒸着法により堆積するため、ウエハの大口径化に伴
い、特にウエハ周辺部ではレジスト開口パターンに対し
て電極の形成位置にオフセットがかかりウエハ外周側に
ずれてしまう。またこれに伴いレジスト開口部分の側面
にも金属が蒸着されてしまい、リフトオフ時にバリや金
属片が発生してしまい、ＦＥＴの電極間の短絡やゲート
耐圧の低下などの問題が発生していた。
【００１２】本発明の目的は、上記の従来技術の問題点
を解決した、微細なゲート電極を有するＦＥＴの簡便な
製造方法を提供することにある。
を解決した、微細なゲート電極を有するＦＥＴの簡便な
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明のＦＥＴの製造方
法の第１の構成は、化合物半導体材料からなる半絶縁性
基板上に第１導電型化合物半導体層からなる能動層およ
びコンタクト層を順次エピタキシャル成長させる工程
と、前記コンタクト層の所定の箇所をエッチングして前
記能動層に達するリセスを形成する工程と、活性種に暴
露して前記リセス内の前記能動層表面と前記コンタクト
層表面に表面改質層を形成する工程と、前記リセス内の
前記表面改質層表面に電子ビームを照射して前記能動層
に達する第１の開口を形成する工程と、前記第１の開口
の前記能動層表面から前記第１の開口形状の下部ゲート
電極を柱状に成長させる工程と、前記リセスを含む前記
基板上に絶縁膜を堆積した後、該絶縁膜を平坦化すると
ともに、前記下部ゲート電極の上端部を露出させる工程
と、前記下部ゲート電極の上端部を含む前記基板上に第
１の金属膜を堆積した後、これをパターニングし、前記
下部ゲート電極の前記上端部に接続した上部ゲート電極
を形成する工程と、前記上部ゲート電極の両側の前記リ
セス外の前記絶縁膜に前記コンタクト層に達する第２の
開口を形成した後、該第２の開口内に第２の金属膜を堆
積してオーミック電極を形成する工程とを含むことを特
徴とする。
法の第１の構成は、化合物半導体材料からなる半絶縁性
基板上に第１導電型化合物半導体層からなる能動層およ
びコンタクト層を順次エピタキシャル成長させる工程
と、前記コンタクト層の所定の箇所をエッチングして前
記能動層に達するリセスを形成する工程と、活性種に暴
露して前記リセス内の前記能動層表面と前記コンタクト
層表面に表面改質層を形成する工程と、前記リセス内の
前記表面改質層表面に電子ビームを照射して前記能動層
に達する第１の開口を形成する工程と、前記第１の開口
の前記能動層表面から前記第１の開口形状の下部ゲート
電極を柱状に成長させる工程と、前記リセスを含む前記
基板上に絶縁膜を堆積した後、該絶縁膜を平坦化すると
ともに、前記下部ゲート電極の上端部を露出させる工程
と、前記下部ゲート電極の上端部を含む前記基板上に第
１の金属膜を堆積した後、これをパターニングし、前記
下部ゲート電極の前記上端部に接続した上部ゲート電極
を形成する工程と、前記上部ゲート電極の両側の前記リ
セス外の前記絶縁膜に前記コンタクト層に達する第２の
開口を形成した後、該第２の開口内に第２の金属膜を堆
積してオーミック電極を形成する工程とを含むことを特
徴とする。
【００１４】上記の本発明の第１の構成において、前記
表面改質層形成後、該表面改質層に前記第１の開口を形
成する前に、さらに前記表面改質層を熱処理することに
より、表面改質時に前記表面改質層と前記能動層の界面
付近に析出した遊離ヒ素が除去される。これにより、遊
離ヒ素に由来する電荷トラップの充放電によるＦＥＴ動
作時のドレイン電流のゆらぎ（ゲートラグ）などの影響
を低減できる。
表面改質層形成後、該表面改質層に前記第１の開口を形
成する前に、さらに前記表面改質層を熱処理することに
より、表面改質時に前記表面改質層と前記能動層の界面
付近に析出した遊離ヒ素が除去される。これにより、遊
離ヒ素に由来する電荷トラップの充放電によるＦＥＴ動
作時のドレイン電流のゆらぎ（ゲートラグ）などの影響
を低減できる。
【００１５】本発明のＦＥＴの製造方法の第２の構成
は、化合物半導体材料からなる半絶縁性基板上に第１導
電型化合物半導体層からなる能動層およびコンタクト層
を順次エピタキシャル成長させる工程と、前記コンタク
ト層の所定の箇所をエッチングして前記能動層に達する
リセスを形成する工程と、前記リセスを含む前記基板上
にシリコン層を堆積する工程と、活性種に暴露して前記
シリコン層全体を改質して表面改質層を形成する工程
と、前記リセス内の前記表面改質層に電子ビームを照射
して前記能動層に達する第１の開口を形成する工程と、
前記第１の開口の前記能動層表面から前記リセス外の前
記表面改質層表面の高さを越える高さに前記開口形状の
下部ゲート電極を柱状に成長させる工程と、前記リセス
を含む前記基板上に絶縁膜を堆積した後、該絶縁膜を平
坦化するとともに、前記下部ゲート電極の上端部を露出
させる工程と、前記下部ゲート電極の上端部を含む前記
基板上に第１の金属膜を堆積した後、これをパターニン
グし、前記下部ゲート電極の前記上端部に接続した上部
ゲート電極を形成する工程と、前記上部ゲート電極の両
側の前記リセス外の前記絶縁膜に前記コンタクト層に達
する第２の開口を形成した後、該第２の開口内に第２の
金属膜を堆積してオーミック電極を形成する工程とを含
むことを特徴とする。
は、化合物半導体材料からなる半絶縁性基板上に第１導
電型化合物半導体層からなる能動層およびコンタクト層
を順次エピタキシャル成長させる工程と、前記コンタク
ト層の所定の箇所をエッチングして前記能動層に達する
リセスを形成する工程と、前記リセスを含む前記基板上
にシリコン層を堆積する工程と、活性種に暴露して前記
シリコン層全体を改質して表面改質層を形成する工程
と、前記リセス内の前記表面改質層に電子ビームを照射
して前記能動層に達する第１の開口を形成する工程と、
前記第１の開口の前記能動層表面から前記リセス外の前
記表面改質層表面の高さを越える高さに前記開口形状の
下部ゲート電極を柱状に成長させる工程と、前記リセス
を含む前記基板上に絶縁膜を堆積した後、該絶縁膜を平
坦化するとともに、前記下部ゲート電極の上端部を露出
させる工程と、前記下部ゲート電極の上端部を含む前記
基板上に第１の金属膜を堆積した後、これをパターニン
グし、前記下部ゲート電極の前記上端部に接続した上部
ゲート電極を形成する工程と、前記上部ゲート電極の両
側の前記リセス外の前記絶縁膜に前記コンタクト層に達
する第２の開口を形成した後、該第２の開口内に第２の
金属膜を堆積してオーミック電極を形成する工程とを含
むことを特徴とする。
【００１６】上記の本発明の第２の構成においては、表
面改質層を形成するために、半導体基板とは別種の半導
体層（シリコン層）をエピタキシャル成長し、これを改
質して表面改質層を形成する。これにより、表面改質層
の絶縁性がより向上できる。
面改質層を形成するために、半導体基板とは別種の半導
体層（シリコン層）をエピタキシャル成長し、これを改
質して表面改質層を形成する。これにより、表面改質層
の絶縁性がより向上できる。
【００１７】上記の本発明の第１および第２の構成にお
いて、前記第１の開口を前記能動層内まで達するように
形成することにより前記下部ゲート電極が前記能動層内
に埋め込まれた構造となるため、前記表面改質層と前記
絶縁膜の界面とＦＥＴの電流チャネルとが遠ざかること
になる。これにより、前記表面改質層と前記絶縁膜の界
面に存在する電荷トラップの充放電によるＦＥＴ動作時
のドレイン電流のゆらぎ（ゲートラグ）などの影響を低
減できる。
いて、前記第１の開口を前記能動層内まで達するように
形成することにより前記下部ゲート電極が前記能動層内
に埋め込まれた構造となるため、前記表面改質層と前記
絶縁膜の界面とＦＥＴの電流チャネルとが遠ざかること
になる。これにより、前記表面改質層と前記絶縁膜の界
面に存在する電荷トラップの充放電によるＦＥＴ動作時
のドレイン電流のゆらぎ（ゲートラグ）などの影響を低
減できる。
【００１８】上記の本発明の第１の構成における前記表
面改質層としては窒化層、酸化層またはリン化層を使用
でき、また上記の本発明の第２の構成における前記表面
改質層としては窒化層または酸化層を使用できる。
面改質層としては窒化層、酸化層またはリン化層を使用
でき、また上記の本発明の第２の構成における前記表面
改質層としては窒化層または酸化層を使用できる。
【００１９】上記の本発明の第１および第２の構成にお
いて、前記絶縁膜を平坦化するとともに前記下部ゲート
電極の前記上端部を露出する方法として、フォトレジス
トを前記絶縁膜上に塗布し、該フォトレジストと前記絶
縁膜をエッチング速度が同程度の条件でエッチングを行
うことにより前記絶縁膜を平坦化し、かつ前記絶縁膜を
薄層化して前記下部ゲート電極の前記上端部を露出する
方法を使用できる。
いて、前記絶縁膜を平坦化するとともに前記下部ゲート
電極の前記上端部を露出する方法として、フォトレジス
トを前記絶縁膜上に塗布し、該フォトレジストと前記絶
縁膜をエッチング速度が同程度の条件でエッチングを行
うことにより前記絶縁膜を平坦化し、かつ前記絶縁膜を
薄層化して前記下部ゲート電極の前記上端部を露出する
方法を使用できる。
【００２０】本発明による化合物半導体電界効果型トラ
ンジスタの製造方法は、半導体基板表面を改質して表面
改質層を形成し、この表面改質層を電子ビームによりエ
ッチングして能動層表面を露出させ、表面改質層をマス
クとして能動層表面に下部ゲート電極を選択成長でき、
ゲート長の短いトランジスタを簡便に作成できる。
ンジスタの製造方法は、半導体基板表面を改質して表面
改質層を形成し、この表面改質層を電子ビームによりエ
ッチングして能動層表面を露出させ、表面改質層をマス
クとして能動層表面に下部ゲート電極を選択成長でき、
ゲート長の短いトランジスタを簡便に作成できる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２２】図１は本発明の電界効果型トランジスタ
（ＦＥＴ）の製造方法の第１の実施の形態を説明するた
めの工程順断面図である。まず、図１（ａ）に示すよう
に、厚さ約６００μｍのＧａＡｓ等からなる半絶縁性の
基板１上に厚さ約２００ｎｍのｎ型ＧａＡｓ層等からな
る能動層２、厚さ約１００ｎｍのｎ+型ＧａＡｓ層等か
らなるコンタクト層３が順次積層されたウエハの表面に
フォトレジスト３０等により所定のパターンを形成し、
これをマスクとしてコンタクト層３をエッチングしてリ
セス４を形成する。積層構造の形成方法としては各層を
ＭＯＣＶＤやＭＢＥ法などを用いたエピタキシャル成長
を用いるのが一般的である。
（ＦＥＴ）の製造方法の第１の実施の形態を説明するた
めの工程順断面図である。まず、図１（ａ）に示すよう
に、厚さ約６００μｍのＧａＡｓ等からなる半絶縁性の
基板１上に厚さ約２００ｎｍのｎ型ＧａＡｓ層等からな
る能動層２、厚さ約１００ｎｍのｎ+型ＧａＡｓ層等か
らなるコンタクト層３が順次積層されたウエハの表面に
フォトレジスト３０等により所定のパターンを形成し、
これをマスクとしてコンタクト層３をエッチングしてリ
セス４を形成する。積層構造の形成方法としては各層を
ＭＯＣＶＤやＭＢＥ法などを用いたエピタキシャル成長
を用いるのが一般的である。
【００２３】次にフォトレジスト３０を除去した後に、
ウエハ表面を活性種１１に曝露して改質し、表面改質層
５を形成する。以下には一例として、窒素活性種により
ＧａＮ表面改質層を形成する場合について説明する。窒
素活性種源となるガス種は窒素を構成元素に含むもので
あれば何でも良く、半導体プロセスに広く用いられるガ
スとしては、例えば窒素（Ｎ2）ガス、アンモニア（Ｎ
Ｈ3）などが挙げられる。また、ガスの分解方法につい
ても、窒素の活性種が生ずるものであれば何でも良く、
グロー放電（プラズマ）や窒素を含むガス雰囲気中での
熱処理の他、タングステン（Ｗ）やアルミナ（Ａｌ
2Ｏ3）を触媒体とした接触分解反応を利用することが可
能である。なお、窒化温度としては、ＧａＡｓ結晶が分
解を引き起こさない温度（６００℃程度以下）が使用さ
れる。触媒体による接触分解反応は、プラズマ処理より
も窒化温度を下げることができるために、ウエハへのダ
メージをより低減して表面改質を行うことができる。
ウエハ表面を活性種１１に曝露して改質し、表面改質層
５を形成する。以下には一例として、窒素活性種により
ＧａＮ表面改質層を形成する場合について説明する。窒
素活性種源となるガス種は窒素を構成元素に含むもので
あれば何でも良く、半導体プロセスに広く用いられるガ
スとしては、例えば窒素（Ｎ2）ガス、アンモニア（Ｎ
Ｈ3）などが挙げられる。また、ガスの分解方法につい
ても、窒素の活性種が生ずるものであれば何でも良く、
グロー放電（プラズマ）や窒素を含むガス雰囲気中での
熱処理の他、タングステン（Ｗ）やアルミナ（Ａｌ
2Ｏ3）を触媒体とした接触分解反応を利用することが可
能である。なお、窒化温度としては、ＧａＡｓ結晶が分
解を引き起こさない温度（６００℃程度以下）が使用さ
れる。触媒体による接触分解反応は、プラズマ処理より
も窒化温度を下げることができるために、ウエハへのダ
メージをより低減して表面改質を行うことができる。
【００２４】窒化の最適プロセス条件は装置の形状や真
空度、ガス種により異なるが、例えばＮ2ガスを用いる
場合、プラズマ処理により表面改質を行う場合にはＮ2
分圧１０-4〜１０-2Ｔｏｒｒ、基板温度２５０℃〜４０
０℃にて１０分程度、また熱処理により改質する場合に
は、Ｎ2分圧１０-5〜１０-4Ｔｏｒｒ、基板温度５００
℃〜６００℃にて１０分程度が、触媒体による接触分解
反応を用いる場合にはＮ 2分圧１０-4〜１０-2Ｔｏｒ
ｒ、基板温度２５０℃〜４００℃、触媒体温度５００℃
〜２０００℃にて１０分程度で所望の効果を得ることが
できた。アンモニアを用いた場合にもほぼ同様の条件で
所望の効果を得ることができるが、基板温度や触媒体温
度は窒素を用いる場合よりも下限が１００℃程度低くて
もよく、条件範囲が更に拡がる。
空度、ガス種により異なるが、例えばＮ2ガスを用いる
場合、プラズマ処理により表面改質を行う場合にはＮ2
分圧１０-4〜１０-2Ｔｏｒｒ、基板温度２５０℃〜４０
０℃にて１０分程度、また熱処理により改質する場合に
は、Ｎ2分圧１０-5〜１０-4Ｔｏｒｒ、基板温度５００
℃〜６００℃にて１０分程度が、触媒体による接触分解
反応を用いる場合にはＮ 2分圧１０-4〜１０-2Ｔｏｒ
ｒ、基板温度２５０℃〜４００℃、触媒体温度５００℃
〜２０００℃にて１０分程度で所望の効果を得ることが
できた。アンモニアを用いた場合にもほぼ同様の条件で
所望の効果を得ることができるが、基板温度や触媒体温
度は窒素を用いる場合よりも下限が１００℃程度低くて
もよく、条件範囲が更に拡がる。
【００２５】表面改質層の厚さは数原子層〜５ｎｍの範
囲が適当である。これより厚すぎる場合には次の工程で
の加工が困難となり、薄すぎる場合には後の工程で選択
成長マスクとして使用する際の選択性が低下してしま
う。
囲が適当である。これより厚すぎる場合には次の工程で
の加工が困難となり、薄すぎる場合には後の工程で選択
成長マスクとして使用する際の選択性が低下してしま
う。
【００２６】表面改質層として窒化層以外にも酸化層、
リン化層などを用いても同様の効果が得られる。またこ
れらの改質層を得るための改質プロセスとしては窒化と
同様のプラズマ処理や熱処理、触媒体による接触分解反
応のいずれも用いることができ、プロセス条件も概ね窒
化と同様である。例えば、プラズマ処理により酸化層を
形成するためには、酸素流量１０〜１００ｓｃｃｍ、圧
力０．１〜１Ｔｏｒｒ、基板温度３０〜２００℃、プラ
ズマ投入電力１０〜１００Ｗ等の条件が使用でき、熱処
理により酸化層を形成する場合には、酸素流量１００ｓ
ｃｃｍ、基板温度３００℃の条件が使用できる。
リン化層などを用いても同様の効果が得られる。またこ
れらの改質層を得るための改質プロセスとしては窒化と
同様のプラズマ処理や熱処理、触媒体による接触分解反
応のいずれも用いることができ、プロセス条件も概ね窒
化と同様である。例えば、プラズマ処理により酸化層を
形成するためには、酸素流量１０〜１００ｓｃｃｍ、圧
力０．１〜１Ｔｏｒｒ、基板温度３０〜２００℃、プラ
ズマ投入電力１０〜１００Ｗ等の条件が使用でき、熱処
理により酸化層を形成する場合には、酸素流量１００ｓ
ｃｃｍ、基板温度３００℃の条件が使用できる。
【００２７】また、プラズマ処理によりリン化層を形成
する場合には、ＰＨ３ガス流量１０〜１００ｓｃｃｍ、
圧力０．１〜１Ｔｏｒｒ，基板温度３０〜２００℃、投
入電力１０〜１００Ｗの条件が使用でき、接触分解反応
を用いてリン化する場合には、ＰＨ３ガス流量１０〜１
００ｓｃｃｍ、圧力０．１〜１Ｔｏｒｒ，基板温度３０
〜２００℃、触媒体温度１，５００〜２，０００℃の条
件が使用できる。
する場合には、ＰＨ３ガス流量１０〜１００ｓｃｃｍ、
圧力０．１〜１Ｔｏｒｒ，基板温度３０〜２００℃、投
入電力１０〜１００Ｗの条件が使用でき、接触分解反応
を用いてリン化する場合には、ＰＨ３ガス流量１０〜１
００ｓｃｃｍ、圧力０．１〜１Ｔｏｒｒ，基板温度３０
〜２００℃、触媒体温度１，５００〜２，０００℃の条
件が使用できる。
【００２８】その後図１（ｃ）に示すように、電子ビー
ム１２によりリセス４部分の表面改質層５の一部を除去
して開口部６を形成する。開口部６はストライプ状の形
状をしており、そのサイズは作成するＦＥＴのゲート寸
法と同じとし、ＦＥＴの用途により変化するが、例えば
長さ（図１（ｃ）の左右方向）が０．０５μｍ〜０．３
μｍ、幅（図１（ｃ）の紙面垂直方向）は１００〜５０
０μｍ程度の微細パターンである。
ム１２によりリセス４部分の表面改質層５の一部を除去
して開口部６を形成する。開口部６はストライプ状の形
状をしており、そのサイズは作成するＦＥＴのゲート寸
法と同じとし、ＦＥＴの用途により変化するが、例えば
長さ（図１（ｃ）の左右方向）が０．０５μｍ〜０．３
μｍ、幅（図１（ｃ）の紙面垂直方向）は１００〜５０
０μｍ程度の微細パターンである。
【００２９】その後、図１（ｄ）に示すように表面改質
層５をマスクとして開口部６に半導体または金属が開口
部６の底部に露出したｎ型ＧａＡｓ層等からなる能動層
２を成長点として柱状に成長し、下部ゲート電極７が選
択的に形成される。下部ゲート電極７の材料として半導
体を用いる場合にはノンドープ型半導体または能動層と
導電型の異なる半導体を用いることができる。
層５をマスクとして開口部６に半導体または金属が開口
部６の底部に露出したｎ型ＧａＡｓ層等からなる能動層
２を成長点として柱状に成長し、下部ゲート電極７が選
択的に形成される。下部ゲート電極７の材料として半導
体を用いる場合にはノンドープ型半導体または能動層と
導電型の異なる半導体を用いることができる。
【００３０】ノンドープ型半導体を用いる場合には、過
大なゲートリーク電流が流れて素子特性が劣化するのを
防ぐため、バンドギャップが能動層よりも大きい材料を
選ぶ必要がある。ノンドープ型半導体の例としては、ノ
ンドープ型ＡｌＧａＡｓが使用でき、また能動層と導電
型の異なる材料としては、ｐ型ＧａＡｓ等を使用でき
る。同様の理由により、下部ゲートの材料に金属を用い
る場合には能動層とショットキー接合を形成する材料を
用なければならない。選択成長する金属材料としては、
タングステン（Ｗ）やタングステンシリサイド（ＷＳ
ｉ）が使用できる。
大なゲートリーク電流が流れて素子特性が劣化するのを
防ぐため、バンドギャップが能動層よりも大きい材料を
選ぶ必要がある。ノンドープ型半導体の例としては、ノ
ンドープ型ＡｌＧａＡｓが使用でき、また能動層と導電
型の異なる材料としては、ｐ型ＧａＡｓ等を使用でき
る。同様の理由により、下部ゲートの材料に金属を用い
る場合には能動層とショットキー接合を形成する材料を
用なければならない。選択成長する金属材料としては、
タングステン（Ｗ）やタングステンシリサイド（ＷＳ
ｉ）が使用できる。
【００３１】一例として、図１ではノンドープ型ＡｌＧ
ａＡｓを下部ゲート電極に用いる場合について示す。
ａＡｓを下部ゲート電極に用いる場合について示す。
【００３２】下部ゲート電極７の形成には、表面改質層
をマスクにして開口部に選択形成できる方法であればい
ずれを用いても良いが、均一性やプロセス速度の点で、
化学的気相成長法（ＣＶＤ）、ＭＯＣＶＤ法やＭＯＭＢ
Ｅ法を用いるのが簡便である。
をマスクにして開口部に選択形成できる方法であればい
ずれを用いても良いが、均一性やプロセス速度の点で、
化学的気相成長法（ＣＶＤ）、ＭＯＣＶＤ法やＭＯＭＢ
Ｅ法を用いるのが簡便である。
【００３３】下部ゲート電極７の厚さは２００ｎｍ程度
以上あるのが望ましく、５００ｎｍ程度が最適である。
また、本実施の形態では開口部６の形成と下部ゲート電
極７を別の装置で行ったが、同一装置内で電子ビームを
照射して開口部６を形成した後、引き続き下部ゲート電
極の成長を行っても良い。
以上あるのが望ましく、５００ｎｍ程度が最適である。
また、本実施の形態では開口部６の形成と下部ゲート電
極７を別の装置で行ったが、同一装置内で電子ビームを
照射して開口部６を形成した後、引き続き下部ゲート電
極の成長を行っても良い。
【００３４】その後図１（ｅ）に示すようにウエハ全面
に絶縁膜１３を成膜し、更にその上にフォトレジスト等
の平坦性に優れた膜を塗布した後に、フォトレジストと
絶縁膜１３のエッチング速度が同程度の条件でエッチン
グを行うことにより絶縁膜１３を平坦化かつ薄層化して
下部ゲート電極７の上端部を露出する。絶縁膜１３とし
ては、厚さ１０００ｎｍ程度のＳｉＯ2膜が使用でき、
ＣＶＤ法により成膜される。
に絶縁膜１３を成膜し、更にその上にフォトレジスト等
の平坦性に優れた膜を塗布した後に、フォトレジストと
絶縁膜１３のエッチング速度が同程度の条件でエッチン
グを行うことにより絶縁膜１３を平坦化かつ薄層化して
下部ゲート電極７の上端部を露出する。絶縁膜１３とし
ては、厚さ１０００ｎｍ程度のＳｉＯ2膜が使用でき、
ＣＶＤ法により成膜される。
【００３５】その後、絶縁膜１３上に金属膜を堆積し、
これをイオンミリング法などにより所定のパターンに加
工して上部ゲート電極８を形成する。上部ゲート電極の
材料は、下部ゲート電極との反応性が低いものが望まし
く、例えばＴｉ（厚さ約２０ｎｍ）とＰｔ（厚さ約２０
ｎｍ）とＡｕ（厚さ５０ｎｍ以上）を順次堆積した積層
膜が用いられる。
これをイオンミリング法などにより所定のパターンに加
工して上部ゲート電極８を形成する。上部ゲート電極の
材料は、下部ゲート電極との反応性が低いものが望まし
く、例えばＴｉ（厚さ約２０ｎｍ）とＰｔ（厚さ約２０
ｎｍ）とＡｕ（厚さ５０ｎｍ以上）を順次堆積した積層
膜が用いられる。
【００３６】その後、図１（ｆ）に示すように所定のパ
ターンを用いてゲート電極の両側のｎ+型ＧａＡｓコン
タクト層３上の絶縁膜１３を除去して開口部１０を形成
し、オーミック電極９を形成する。その後配線工程を経
て電界効果型トランジスタが完成する。なお、オーミッ
ク電極材料には、Ｎｉ／ＡｕＧｅ積層膜やＮｉＧｅ合金
膜が使用でき、開口部１０の長さは１０μｍ程度、幅は
１００〜５００μｍである。開口部１０の形成のために
は、フォトレジストマスクを用いたエッチングが用いら
れる。絶縁膜が薄く開口部を形成するために必要な絶縁
膜のエッチング量が少ない場合には、フッ酸（ＨＦ）ま
たはバッファードフッ酸（ＢＨＦ）を用いたウェットエ
ッチングを用いるのが簡便であるが、絶縁膜が厚くエッ
チング量が多い場合には、垂直な加工形状が得られるＣ
Ｆ4プラズマを用いた反応性イオンエッチング（ＲＩ
Ｅ）などのドライエッチングプロセスを用いるのがよ
い。また、オーミック電極の形成には、フォトレジスト
マスクを用いたリフトオフプロセスを用いるのが一般的
で、電極材料をｎ+ＧａＡｓ層等からなるコンタクト層
３上堆積した後に熱処理により電極と半導体の界面を合
金化して接触抵抗を低減して用いられる。この時、表面
改質層５が厚い場合には、オーミック電極とコンタクト
層３との接触抵抗を充分低減できない場合があるので、
この時には必要に応じて開口部１０の形成後に酸処理に
より表面改質層５を除去してからオーミック電極形成を
行えばよい。
ターンを用いてゲート電極の両側のｎ+型ＧａＡｓコン
タクト層３上の絶縁膜１３を除去して開口部１０を形成
し、オーミック電極９を形成する。その後配線工程を経
て電界効果型トランジスタが完成する。なお、オーミッ
ク電極材料には、Ｎｉ／ＡｕＧｅ積層膜やＮｉＧｅ合金
膜が使用でき、開口部１０の長さは１０μｍ程度、幅は
１００〜５００μｍである。開口部１０の形成のために
は、フォトレジストマスクを用いたエッチングが用いら
れる。絶縁膜が薄く開口部を形成するために必要な絶縁
膜のエッチング量が少ない場合には、フッ酸（ＨＦ）ま
たはバッファードフッ酸（ＢＨＦ）を用いたウェットエ
ッチングを用いるのが簡便であるが、絶縁膜が厚くエッ
チング量が多い場合には、垂直な加工形状が得られるＣ
Ｆ4プラズマを用いた反応性イオンエッチング（ＲＩ
Ｅ）などのドライエッチングプロセスを用いるのがよ
い。また、オーミック電極の形成には、フォトレジスト
マスクを用いたリフトオフプロセスを用いるのが一般的
で、電極材料をｎ+ＧａＡｓ層等からなるコンタクト層
３上堆積した後に熱処理により電極と半導体の界面を合
金化して接触抵抗を低減して用いられる。この時、表面
改質層５が厚い場合には、オーミック電極とコンタクト
層３との接触抵抗を充分低減できない場合があるので、
この時には必要に応じて開口部１０の形成後に酸処理に
より表面改質層５を除去してからオーミック電極形成を
行えばよい。
【００３７】なお、ゲート電極、特に下部ゲート電極が
タングステンシリサイドなどの金属材料で、その形成時
のプロセス温度が４５０℃以下であるような場合には、
ゲート電極形成とオーミック電極の形成は本実施の形態
の順序にこだわらず、入れ替え可能である。その他の工
程についても本発明の趣旨を逸脱しない範囲で順序の入
れ替えが可能である。本実施の形態では、ＥＢレジスト
による微細リソグラフィー工程やそれをマスクとしたリ
フトオフによるゲート電極形成といった複雑なプロセス
を用いることなく微細ゲートＦＥＴを容易に作製でき
る。さらに表面改質層５は素子表面のパッシベーション
膜としても機能するため、本実施の形態の方法によれば
ゲート形成とパッシベーション工程とを同時に行うこと
ができ、工程を短縮できる。上記の実施の形態では、コ
ンタクト層にｎ+ＧａＡｓの単層を使用したが、ｎ+型Ｉ
ｎＧａＡｓ／ｎ+型ＧａＡｓの積層膜を使用し、ｎ+型Ｉ
ｎＧａＡｓ上にノンアロイ金属のオーミック電極を形成
してもよい。
タングステンシリサイドなどの金属材料で、その形成時
のプロセス温度が４５０℃以下であるような場合には、
ゲート電極形成とオーミック電極の形成は本実施の形態
の順序にこだわらず、入れ替え可能である。その他の工
程についても本発明の趣旨を逸脱しない範囲で順序の入
れ替えが可能である。本実施の形態では、ＥＢレジスト
による微細リソグラフィー工程やそれをマスクとしたリ
フトオフによるゲート電極形成といった複雑なプロセス
を用いることなく微細ゲートＦＥＴを容易に作製でき
る。さらに表面改質層５は素子表面のパッシベーション
膜としても機能するため、本実施の形態の方法によれば
ゲート形成とパッシベーション工程とを同時に行うこと
ができ、工程を短縮できる。上記の実施の形態では、コ
ンタクト層にｎ+ＧａＡｓの単層を使用したが、ｎ+型Ｉ
ｎＧａＡｓ／ｎ+型ＧａＡｓの積層膜を使用し、ｎ+型Ｉ
ｎＧａＡｓ上にノンアロイ金属のオーミック電極を形成
してもよい。
【００３８】次に本発明のＦＥＴの製造方法の第２の実
施の形態について図面を参照して説明する。図２は本発
明の電界効果型トランジスタの製造方法の第２の形態を
説明するための工程順断面図である。
施の形態について図面を参照して説明する。図２は本発
明の電界効果型トランジスタの製造方法の第２の形態を
説明するための工程順断面図である。
【００３９】図２を参照すると、上記の第１の実施の形
態と同様の工程（図２（ａ）〜図２（ｂ））を経た後
に、表面改質層５を形成し、次いで電子ビーム１２によ
り開口部６を形成した後に、図２（ｃ）に示すように表
面改質層５をマスクとして能動層２をエッチングして第
２のリセス２１を形成する工程を行う。それ以降の工程
（図２（ｄ）〜図２（ｆ））は上記の第１の実施の形態
と同様である。
態と同様の工程（図２（ａ）〜図２（ｂ））を経た後
に、表面改質層５を形成し、次いで電子ビーム１２によ
り開口部６を形成した後に、図２（ｃ）に示すように表
面改質層５をマスクとして能動層２をエッチングして第
２のリセス２１を形成する工程を行う。それ以降の工程
（図２（ｄ）〜図２（ｆ））は上記の第１の実施の形態
と同様である。
【００４０】本実施の形態では、下部ゲート電極７が能
動層２内に埋め込まれた構造となるため、表面改質層５
と絶縁膜１３の界面とＦＥＴの電流チャネルとが遠ざか
ることになる。これにより、表面改質層５と絶縁膜１３
の界面に存在する電荷トラップの充放電によるＦＥＴ動
作時のドレイン電流のゆらぎ（ゲートラグ）などの影響
を低減できるという新たな効果を有する。
動層２内に埋め込まれた構造となるため、表面改質層５
と絶縁膜１３の界面とＦＥＴの電流チャネルとが遠ざか
ることになる。これにより、表面改質層５と絶縁膜１３
の界面に存在する電荷トラップの充放電によるＦＥＴ動
作時のドレイン電流のゆらぎ（ゲートラグ）などの影響
を低減できるという新たな効果を有する。
【００４１】次に、本発明のＦＥＴの製造方法の第３の
実施の形態について説明する。本実施の形態では、上記
の第１または第２の実施の形態と同様の工程を経て表面
改質層５を形成した後に、熱処理工程を行う。それ以外
の素子製造プロセスは上記の第１または第２の実施の形
態と同様である。
実施の形態について説明する。本実施の形態では、上記
の第１または第２の実施の形態と同様の工程を経て表面
改質層５を形成した後に、熱処理工程を行う。それ以外
の素子製造プロセスは上記の第１または第２の実施の形
態と同様である。
【００４２】本実施の形態における熱処理の目的は、表
面改質層５と能動層２の界面付近に析出した遊離ヒ素の
除去である。このため、熱処理時の雰囲気を表面改質層
の種類に合わせる。例えば窒化層を表面改質層として用
いる場合には窒素またはアンモニア雰囲気で、また酸化
層を表面改質層に用いる場合には酸素雰囲気で行えば、
表面改質層を変質することなく遊離ヒ素を除去できる。
処理時間はそれぞれ１０分程度、基板温度は３００℃〜
５００℃程度である。このほか水素の活性種を用いたラ
ジカル処理または水素雰囲気での熱処理を行っても窒素
や酸素雰囲気での熱処理よりも効率よく遊離ヒ素を除去
できるが、この場合には特に酸化層に対してエッチング
作用を持つため、処理時間は数分程度に限られる。
面改質層５と能動層２の界面付近に析出した遊離ヒ素の
除去である。このため、熱処理時の雰囲気を表面改質層
の種類に合わせる。例えば窒化層を表面改質層として用
いる場合には窒素またはアンモニア雰囲気で、また酸化
層を表面改質層に用いる場合には酸素雰囲気で行えば、
表面改質層を変質することなく遊離ヒ素を除去できる。
処理時間はそれぞれ１０分程度、基板温度は３００℃〜
５００℃程度である。このほか水素の活性種を用いたラ
ジカル処理または水素雰囲気での熱処理を行っても窒素
や酸素雰囲気での熱処理よりも効率よく遊離ヒ素を除去
できるが、この場合には特に酸化層に対してエッチング
作用を持つため、処理時間は数分程度に限られる。
【００４３】本実施の形態では、表面改質時に表面改質
層５と能動層２の界面付近に析出した遊離ヒ素が熱処理
により除去される。これにより、遊離ヒ素に由来する電
荷トラップの充放電によるＦＥＴ動作時のドレイン電流
のゆらぎ（ゲートラグ）などの影響を低減できるという
新たな効果を有する。
層５と能動層２の界面付近に析出した遊離ヒ素が熱処理
により除去される。これにより、遊離ヒ素に由来する電
荷トラップの充放電によるＦＥＴ動作時のドレイン電流
のゆらぎ（ゲートラグ）などの影響を低減できるという
新たな効果を有する。
【００４４】次に本発明のＦＥＴの製造方法の第４の実
施の形態について図面を参照して説明する。図３は本発
明のＦＥＴの製造方法の第４の実施の形態について説明
するてめの工程順断面図である。まず、図３（ａ）に示
すように、上記の第１の実施の形態と同様の工程を経て
リセス４を形成した後に、図３（ｂ）のように数原子層
〜５０ｎｍのシリコン層４１を成長する。シリコン層４
１の成長方法としては、ＭＢＥなどによるエピタキシャ
ル成長法やタングステン触媒体を用いた触媒ＣＶＤ法、
またプラズマＣＶＤ法等を用いることができるが、薄層
のシリコン膜を堆積できる方法であればその他の方法を
用いてもよい。
施の形態について図面を参照して説明する。図３は本発
明のＦＥＴの製造方法の第４の実施の形態について説明
するてめの工程順断面図である。まず、図３（ａ）に示
すように、上記の第１の実施の形態と同様の工程を経て
リセス４を形成した後に、図３（ｂ）のように数原子層
〜５０ｎｍのシリコン層４１を成長する。シリコン層４
１の成長方法としては、ＭＢＥなどによるエピタキシャ
ル成長法やタングステン触媒体を用いた触媒ＣＶＤ法、
またプラズマＣＶＤ法等を用いることができるが、薄層
のシリコン膜を堆積できる方法であればその他の方法を
用いてもよい。
【００４５】その後、図３（ｃ）に示すように、第１の
実施の形態と同様の方法によりシリコン層４１を窒化ま
たは酸化する。例えば窒化した場合にはＳｉＮからなる
表面改質層４２が形成される。それ以外の素子製造プロ
セスは上記の第１または第３の実施の形態と同様であ
る。
実施の形態と同様の方法によりシリコン層４１を窒化ま
たは酸化する。例えば窒化した場合にはＳｉＮからなる
表面改質層４２が形成される。それ以外の素子製造プロ
セスは上記の第１または第３の実施の形態と同様であ
る。
【００４６】本実施の形態では、表面改質層４２が化合
物半導体ではなく、シリコン窒化層またはシリコン酸化
層であり、これらはいずれも絶縁体であるため、表面改
質層と下部ゲート電極との間のリーク電流が全く流れな
い。このためゲートリーク電流の低減された良好な特性
の電界効果型トランジスタを得ることができるという新
たな効果を有する。
物半導体ではなく、シリコン窒化層またはシリコン酸化
層であり、これらはいずれも絶縁体であるため、表面改
質層と下部ゲート電極との間のリーク電流が全く流れな
い。このためゲートリーク電流の低減された良好な特性
の電界効果型トランジスタを得ることができるという新
たな効果を有する。
【００４７】次に本発明のＦＥＴの製造方法の第５の実
施の形態について図面を参照して説明する。図４は本発
明のＦＥＴの製造方法の第４の実施の形態について説明
するてめの工程順断面図である。まず、上記の第４の実
施の形態と同様の工程を経てリセス４を形成した後に、
数原子層〜５０ｎｍのシリコン層４１を成長し、次いで
シリコン層４１を窒化または酸化する（図４（ａ）〜図
４（ｃ））。例えば窒化した場合にはＳｉＮからなる表
面改質層４２が形成される。それ以外の素子製造プロセ
スは上記の第２の実施の形態と同様である。
施の形態について図面を参照して説明する。図４は本発
明のＦＥＴの製造方法の第４の実施の形態について説明
するてめの工程順断面図である。まず、上記の第４の実
施の形態と同様の工程を経てリセス４を形成した後に、
数原子層〜５０ｎｍのシリコン層４１を成長し、次いで
シリコン層４１を窒化または酸化する（図４（ａ）〜図
４（ｃ））。例えば窒化した場合にはＳｉＮからなる表
面改質層４２が形成される。それ以外の素子製造プロセ
スは上記の第２の実施の形態と同様である。
【００４８】本実施の形態では、表面改質層４２が化合
物半導体ではなく、シリコン窒化層またはシリコン酸化
層であり、これらはいずれも絶縁体であるため、表面改
質層と下部ゲート電極との間のリーク電流が全く流れな
い。このためゲートリーク電流の低減された良好な特性
の電界効果型トランジスタを得ることができるという上
記の第４の実施の形態と同様な効果と、さらに、下部ゲ
ート電極７が能動層２内に埋め込まれた構造となるた
め、表面改質層５と絶縁膜１３の界面に存在する電荷ト
ラップの充放電によるＦＥＴ動作時のドレイン電流のゆ
らぎ（ゲートラグ）などの影響を低減できるという上記
の第２の実施の形態と同様な効果を有する。
物半導体ではなく、シリコン窒化層またはシリコン酸化
層であり、これらはいずれも絶縁体であるため、表面改
質層と下部ゲート電極との間のリーク電流が全く流れな
い。このためゲートリーク電流の低減された良好な特性
の電界効果型トランジスタを得ることができるという上
記の第４の実施の形態と同様な効果と、さらに、下部ゲ
ート電極７が能動層２内に埋め込まれた構造となるた
め、表面改質層５と絶縁膜１３の界面に存在する電荷ト
ラップの充放電によるＦＥＴ動作時のドレイン電流のゆ
らぎ（ゲートラグ）などの影響を低減できるという上記
の第２の実施の形態と同様な効果を有する。
【００４９】
【発明の効果】以上説明したように、本発明の第１の構
成では半導体基板表面を窒化、酸化またはリン化して表
面改質層を形成し、この表面改質層を電子ビームにより
エッチングして能動層表面を露出させ、表面改質層をマ
スクとして能動層表面に下部ゲート電極を選択成長させ
ることにより、短ゲート長のトランジスタを簡便に製造
できる効果がある。
成では半導体基板表面を窒化、酸化またはリン化して表
面改質層を形成し、この表面改質層を電子ビームにより
エッチングして能動層表面を露出させ、表面改質層をマ
スクとして能動層表面に下部ゲート電極を選択成長させ
ることにより、短ゲート長のトランジスタを簡便に製造
できる効果がある。
【００５０】また、本発明の第２の構成では、半導体基
板表面に表面改質層を形成するために、半導体基板とは
別種の半導体層（シリコン層）をエピタキシャル成長
し、これを窒化または酸化して形成した表面改質層を使
用することにより表面改質層の絶縁性が向上し、さらに
高信頼性の短ゲート長のトランジスタが製造できる効果
がある。
板表面に表面改質層を形成するために、半導体基板とは
別種の半導体層（シリコン層）をエピタキシャル成長
し、これを窒化または酸化して形成した表面改質層を使
用することにより表面改質層の絶縁性が向上し、さらに
高信頼性の短ゲート長のトランジスタが製造できる効果
がある。
【図１】本発明の電界効果型トランジスタ（ＦＥＴ）の
製造方法の第１の実施の形態を説明するための工程順断
面図である。
製造方法の第１の実施の形態を説明するための工程順断
面図である。
【図２】本発明の電界効果型トランジスタ（ＦＥＴ）の
製造方法の第２の実施の形態を説明するための工程順断
面図である。
製造方法の第２の実施の形態を説明するための工程順断
面図である。
【図３】本発明の電界効果型トランジスタ（ＦＥＴ）の
製造方法の第４の実施の形態を説明するための工程順断
面図である。
製造方法の第４の実施の形態を説明するための工程順断
面図である。
【図４】本発明の電界効果型トランジスタ（ＦＥＴ）の
製造方法の第５の実施の形態を説明するための工程順断
面図である。
製造方法の第５の実施の形態を説明するための工程順断
面図である。
【図５】従来の電界効果型トランジスタ（ＦＥＴ）の製
造方法の一例を説明するための工程順断面図である。
造方法の一例を説明するための工程順断面図である。
【図６】従来の電界効果型トランジスタ（ＦＥＴ）の製
造方法の他の例を説明するための工程順断面図である。
造方法の他の例を説明するための工程順断面図である。
１、６１，７１ 基板 ２，６２，７２ 能動層 ３，６３，７３ コンタクト層 ４，６４ リセス ５，４２，５２ 表面改質層 ６，１０，６６，７５ 開口部 ７ 下部ゲート電極 ８ 上部ゲート電極 ９，７０ オーミック電極 １１ 活性種 １２ 電子ビーム １３，７４ 絶縁膜 ２１ 第２のリセス ３０ フォトレジスト ４１，５１ シリコン層 ４２ 表面改質層 ６５ ＥＢレジスト ６８，７６ ゲート電極 ６９ 保護絶縁膜 ７６ａ Ｔｉ層 ７６ｂ Ｐｔ層 ７６ｃ Ａｕ層 ７７ レジスト ７８ ソース・ドレイン電極 ７８’ 金属膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA05 AA07 BB06 BB09 BB14 BB36 CC03 DD11 DD16 DD17 DD35 DD46 DD73 EE02 EE09 EE15 EE17 EE20 FF07 FF23 GG12 HH12 HH14 HH17 5F102 FA00 FA01 GB01 GC01 GD01 GD05 GJ05 GL05 GN04 GN05 GN08 GR04 GR09 GS02 GS04 GT03 GT04 GT05 GT07 GV05 GV07 GV08 HC01 HC02 HC07 HC15
Claims (15)
- 【請求項１】 化合物半導体材料からなる半絶縁性基板
上に第１導電型化合物半導体層からなる能動層およびコ
ンタクト層を順次エピタキシャル成長させる工程と、前
記コンタクト層の所定の箇所をエッチングして前記能動
層に達するリセスを形成する工程と、活性種に暴露して
前記リセス内の前記能動層表面と前記コンタクト層表面
に表面改質層を形成する工程と、前記リセス内の前記表
面改質層表面に電子ビームを照射して前記能動層に達す
る第１の開口を形成する工程と、前記第１の開口の前記
能動層表面から前記第１の開口形状の下部ゲート電極を
柱状に成長させる工程と、前記リセスを含む前記基板上
に絶縁膜を堆積した後、該絶縁膜を平坦化するととも
に、前記下部ゲート電極の上端部を露出させる工程と、
前記下部ゲート電極の上端部を含む前記基板上に第１の
金属膜を堆積した後、これをパターニングし、前記下部
ゲート電極の前記上端部に接続した上部ゲート電極を形
成する工程と、前記上部ゲート電極の両側の前記リセス
外の前記絶縁膜に前記コンタクト層に達する第２の開口
を形成した後、該第２の開口内に第２の金属膜を堆積し
てオーミック電極を形成する工程とを含むことを特徴と
する電界効果型トランジスタの製造方法。 - 【請求項２】 前記表面改質層形成後、該表面改質層に
前記第１の開口を形成する前に、さらに前記表面改質層
を熱処理することを特徴とする請求項１または２記載の
電界効果型トランジスタの製造方法。 - 【請求項３】 化合物半導体材料からなる半絶縁性基板
上に第１導電型化合物半導体層からなる能動層およびコ
ンタクト層を順次エピタキシャル成長させる工程と、前
記コンタクト層の所定の箇所をエッチングして前記能動
層に達するリセスを形成する工程と、前記リセスを含む
前記基板上にシリコン層を堆積する工程と、活性種に暴
露して前記シリコン層全体を改質して表面改質層を形成
する工程と、前記リセス内の前記表面改質層に電子ビー
ムを照射して前記能動層に達する第１の開口を形成する
工程と、前記第１の開口の前記能動層表面から前記リセ
ス外の前記表面改質層表面の高さを越える高さに前記開
口形状の下部ゲート電極を柱状に成長させる工程と、前
記リセスを含む前記基板上に絶縁膜を堆積した後、該絶
縁膜を平坦化するとともに、前記下部ゲート電極の上端
部を露出させる工程と、前記下部ゲート電極の上端部を
含む前記基板上に第１の金属膜を堆積した後、これをパ
ターニングし、前記下部ゲート電極の前記上端部に接続
した上部ゲート電極を形成する工程と、前記上部ゲート
電極の両側の前記リセス外の前記絶縁膜に前記コンタク
ト層に達する第２の開口を形成した後、該第２の開口内
に第２の金属膜を堆積してオーミック電極を形成する工
程とを含むことを特徴とする電界効果型トランジスタの
製造方法。 - 【請求項４】 前記第１の開口が前記能動層内まで達す
るように形成されることを特徴とする請求項１または３
記載の電界効果型トランジスタの製造方法。 - 【請求項５】 前記半絶縁性の前記基板がＧａＡｓから
なることを特徴とする請求項１〜４記載のいずれか一つ
の電界効果型トランジスタの製造方法。 - 【請求項６】 前記能動層がｎ型ＧａＡｓ層である請求
項１〜４記載のいずれか一つの電界効果型トランジスタ
の製造方法。 - 【請求項７】 前記コンタクト層がｎ+型ＧａＡｓ層ま
たは下層がｎ+型ＧａＡｓ層で上層がｎ+型ＩｎＧａＡｓ
層の積層膜であることを特徴する請求項１〜４記載のい
ずれか一つの電界効果型トランジスタの製造方法。 - 【請求項８】 前記表面改質層が窒化層、酸化層または
リン化層であることを特徴とする請求項１または２記載
のいずれか一つの電界効果型トランジスタの製造方法。 - 【請求項９】 前記表面改質層が窒化層または酸化層で
あることを特徴とする請求項３記載の電界効果型トラン
ジスタの製造方法。 - 【請求項１０】 前記下部ゲート電極材料として前記能
動層よりもバンドギャップの大きいノンドープ半導体ま
たは前記能動層と異なる導電型の半導体を使用すること
を特徴とする請求項１〜４記載のいずれか一つの電界効
果型トランジスタの製造方法。 - 【請求項１１】 前記能動層がｎ型ＧａＡｓ層であり、
前記下部ゲート電極材料がノンドープ型ＡｌＧａＡｓで
ある請求項１０記載の電界効果型トランジスタの製造方
法。 - 【請求項１２】 前記能動層がｎ型ＧａＡｓ層であり、
前記下部ゲート電極材料がｐ型ＧａＡｓである請求項１
０記載の電界効果型トランジスタの製造方法。 - 【請求項１３】 前記能動層がｎ型ＧａＡｓ層であり、
前記下部ゲート電極材料がタングステン（Ｗ）またはタ
ングステンシリサイド（ＷＳｉ）であることを特徴とす
る請求項１〜４記載のいずれか一つの電界効果型トラン
ジスタの製造方法。 - 【請求項１４】 前記上部ゲート電極の材料としてＴｉ
層を下層としこれにＰｔ層およびＡｕ層を順次堆積した
積層膜を使用することを特徴とする請求項１〜４記載の
いずれか一つの電界効果型トランジスタの製造方法。 - 【請求項１５】 前記絶縁膜を平坦化するとともに前記
下部ゲート電極の前記上端部を露出する工程がフォトレ
ジストを前記絶縁膜上に塗布し、該フォトレジストと前
記絶縁膜をエッチング速度が同程度の条件でエッチング
を行うことにより前記絶縁膜を平坦化し、かつ前記絶縁
膜を薄層化して前記下部ゲート電極の前記上端部を露出
することを特徴とする請求項１または３記載の電界効果
型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000016887A JP3362723B2 (ja) | 2000-01-26 | 2000-01-26 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000016887A JP3362723B2 (ja) | 2000-01-26 | 2000-01-26 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210658A true JP2001210658A (ja) | 2001-08-03 |
| JP3362723B2 JP3362723B2 (ja) | 2003-01-07 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000016887A Expired - Fee Related JP3362723B2 (ja) | 2000-01-26 | 2000-01-26 | 電界効果型トランジスタの製造方法 |
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|---|---|
| JP (1) | JP3362723B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335828A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 表面安定化方法、及び半導体装置の製造方法 |
| JP2005347654A (ja) * | 2004-06-07 | 2005-12-15 | Kyushu Institute Of Technology | 銅表面保護膜の形成方法と保護膜の形成された銅表面の処理方法 |
| JP2007518265A (ja) * | 2004-01-16 | 2007-07-05 | クリー インコーポレイテッド | 保護層および低損傷陥凹部を備える窒化物ベースのトランジスタならびにその製作方法 |
| JP2009033041A (ja) * | 2007-07-30 | 2009-02-12 | Sharp Corp | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
| JP2010016089A (ja) * | 2008-07-02 | 2010-01-21 | Nec Electronics Corp | 電界効果トランジスタ、その製造方法、及び半導体装置 |
| KR20150128582A (ko) * | 2014-05-09 | 2015-11-18 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
-
2000
- 2000-01-26 JP JP2000016887A patent/JP3362723B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP4620333B2 (ja) * | 2003-05-09 | 2011-01-26 | 三菱電機株式会社 | 半導体装置の製造方法 |
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| US8587027B2 (en) | 2008-07-02 | 2013-11-19 | Renesas Electronics Corporation | Field effect transistor, method of manufacturing the same, and semiconductor device |
| KR20150128582A (ko) * | 2014-05-09 | 2015-11-18 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR102364322B1 (ko) * | 2014-05-09 | 2022-02-16 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
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