JPH11283995A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】低ソース抵抗の電界効果型半導体装置を安定的
に作製できるようにして歩留まりを向上させコストを低
減する。 【解決手段】ソース電極もしくはドレイン電極となる半
導体オーミック層とその半導体オーミック層にオーム特
性にて電気的に接続する金属層との間に、半導体オーミ
ック層と金属層との合金層が存在し、金属層から半導体
基板に向かう方向における合金層の端部が、金属層から
半導体基板に向かう方向において半導体オーミック層に
隣接する材料層と半導体オーミック層との界面にまで少
なくとも達しない半導体装置とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】近年、移動体通信機器の需要の急成長に
伴い、通信機器に用いる半導体素子の研究開発が盛んに
行われている。通信に用いられる周波数帯域は有限のも
のであるので、新しい通信サービスの開設のためには、
それまでよりも高い周波数帯域を利用するシステムが必
要となる。ＧＨｚ帯の周波数帯域を利用するようになる
と、通信機器の送信部と受信部には、高性能化合物半導
体増幅器が必要となってくる。化合物半導体増幅器を構
成する半導体装置として、電界効果型半導体装置（ＦＥ
Ｔ：Field Effect Transistor）が一つの候補となって
いる。

【０００３】従来の半導体装置として、電界効果型半導
体装置の一例がExtended Abstractof the 1995 Interna
tional Conference on Solid State Devices and Mater
ials, Osaka，１９９５，ｐ．９４７に記載されてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら、前記文
献に記載された電界効果型半導体装置を作製するとソー
ス抵抗が異常に増大して電界効果型半導体装置の性能が
劣化するという問題が発生した。

【０００５】本発明は上記問題を解決して低ソース抵抗
の電界効果型半導体装置を安定的に作製できるようにし
て歩留まりを向上させコストを低減することを目的とす
る。

【０００６】

【課題を解決するための手段】前記問題の解決のために
前記問題の発生原因を解析したところ、電界効果型半導
体装置のソース抵抗値はオーミック電極となるソース電
極およびドレイン電極を形成するプロセスにおけるアロ
イ工程のアロイ時間に依存し、アロイ時間が増大すると
ソース抵抗が増大することがわかった。

【０００７】周知のように、アロイ工程を行うことはオ
ーミック電極形成用金属とオーミック電極形成用半導体
層との合金化を行うことである。アロイ工程直前におけ
るオーミック電極形成用金属とオーミック電極形成用半
導体層との接触面を基準とする場合に、その接触面から
合金化された領域の先端部までの距離（アロイ深さ）と
アロイ時間とはほぼ比例関係にある。すなわち前述のよ
うにアロイ時間が増大するとソース抵抗が増大するとい
うことはアロイ深さが増大するとソース抵抗が増大する
ということにほぼ等しい。したがって前記問題の発生原
因はアロイ条件変動によるアロイ深さの増大であると推
定された。

【０００８】アロイ深さの増大によってソース抵抗が増
大することを確認するために、かつ前記問題の解決指針
を得るためにデバイスシミュレーション解析を行った。
デバイスシミュレーションにはプログラムHIHEART(Mizu
ta, et al., IEEE Trans. Electron Devices, Ｖol.3
6，Ｎo.１０，ｐ.２３０７，１９８９）を用いた。化合
物半導体のシミュレーションにおいては多元系化合物の
化学量論的組成や微量不純物量を理想状態とすることに
より算出される特性値と実存する化合物半導体の実測さ
れる特性値との差異がＳｉ半導体の場合の差異と比較し
て大きく、化合物半導体デバイスのシミュレーションか
ら得られる電気的特性の計算値が実測値と比較して２倍
程度の差異が生じることがわかっているが、同一シミュ
レーションプログラムを用いて得られた電気的特性の計
算値を相対的に比較してデバイスの設計指針を得ること
は有効であると考えられるため、前記問題の解決に際し
て前述デバイスシミュレーションプログラムを用いて検
討を行うこととした。

【０００９】デバイスシミュレーションに用いたデバイ
ス構造（断面構造）は図４に示した。デバイスシミュレ
ーションに用いた半導体層構造はＧａＡｓ基板（ｐ型不
純物濃度１×１０¹³cm^-3，厚さ１００μｍ）３１，Ａｌ
ＧａＡｓ層（ＡｌＡｓ組成０.２，ｐ型不純物濃度１×
１０¹³cm^-3，厚さ１００ｎｍ)３２，ＡｌＧａＡｓ層
（ＡｌＡｓ組成０.２，ｎ型不純物濃度５×１０¹⁷c
m^-3，厚さ１０ｎｍ）３３，ＧａＡｓ基板３１側からＡ
ｌＧａＡｓ層(ＡｌＡｓ組成０.２，ｐ型不純物濃度１×
１０¹³cm^-3，厚さ２ｎｍ），ＧａＡｓ層（ｐ型不純物濃
度１×１０¹³cm^-3，厚さ２ｎｍ），ＩｎＧａＡｓ層（Ｉ
ｎＡｓ組成０.２，ｐ型不純物濃度１×１０¹³cm^-3，厚
さ１２ｎｍ），ＧａＡｓ層（ｐ型不純物濃度１×１０¹³
cm^-3，厚さ２ｎｍ）、ＡｌＧａＡｓ層（ＡｌＡｓ組成
０.２，ｐ型不純物濃度１×１０¹³cm^-3，厚さ２ｎｍ）
を積層させた積層構造層３４，ＡｌＧａＡｓ層（ＡｌＡ
ｓ組成０.２，ｎ型不純物濃度３×１０¹⁸cm^-3，厚さ１
０ｎｍ)３５，ＡｌＧａＡｓ層（ＡｌＡｓ組成０.２，ｎ
型不純物濃度２×１０¹⁶cm^-3，厚さ３３ｎｍ)３６,Ｇａ
Ａｓ層(ｎ型不純物濃度２×１０¹⁶cm^-3，厚さ３０ｎｍ)
３７，ＡｌＧａＡｓ層（ＡｌＡｓ組成０.１５，ｎ型不
純物濃度５×１０¹⁸cm^-3，厚さ６ｎｍ)３８，ＧａＡｓ
層（ｎ型不純物濃度５×１０¹⁸cm^-3，厚さ１２０ｎｍ）
３９とし、ゲートリセス４０としてＧａＡｓ層３９の一
部およびＡｌＧａＡｓ層３８の一部を除去した。ゲート
リセス４０に接するＧａＡｓ層３７の表面にはＧａＡｓ
のバンドギャップの中央位置に面密度１×１０¹³cm^-2の
表面準位を仮定して、ＧａＡｓ層３７のバンドギャップ
の中央位置にピンニングさせた。

【００１０】第１オーミック電極４１および第２オーミ
ック電極４２はゲートリセス４０に対してそれぞれ図４
に示した位置に形成し、参照符号αおよびα′で結ばれ
た破線の位置を基準としてＧａＡｓ層３９からＧａＡｓ
基板３１に向かう方向における第１オーミック電極４１
および第２オーミック電極４２のＧａＡｓ基板３１側端
部の位置までをオーミック電極の深さとした。このオー
ミック電極の深さは実存する電界効果型半導体装置にお
いては前述のアロイ深さに対応するが、本明細書のシミ
ュレーション解析においてはオーミック電極の深さと表
記し、実存する電界効果型半導体装置においてはアロイ
深さと表記することにする。

【００１１】本デバイス構造は電界効果型半導体装置か
らゲート電極を取り除いた構造であるが、本デバイスシ
ミュレーション解析における着目点は第１オーミック電
極４１からゲートリセス部４０の端部（参照符号βおよ
びβ′で結ばれた破線の位置）までの抵抗（本デバイス
構造は左右対称であるので、第２オーミック電極４２か
らゲートリセス部４０の端部（γおよびγ′で結ばれた
破線の位置）までの抵抗に等しい）であるので、ゲート
電極を取り除いた構造での解析により問題の本質を逸す
ることはない。さらにシミュレーションに本デバイス構
造を用いることで電界効果型半導体装置構造を用いる場
合と比較して変数の減少による解析の簡略化を図ること
ができる利点がある。図４に示したデバイスの紙面に垂
直方向の奥行きは１００μｍとした。

【００１２】本シミュレーション解析の結果、オーミッ
ク電極の深さを変数とした、第１オーミック電極から第
２オーミック電極に至るまでの抵抗値は図５に示すよう
になった。ここで、図５において、オーミック電極の深
さを横軸、第１オーミック電極から第２オーミック電極
に至るまでの抵抗値を縦軸としている。

【００１３】参照符号Ｂで示した解析点は図４に示した
半導体層構造を実存半導体装置に適用する場合のアロイ
深さの目標値である。図５においてはアロイ深さの目標
値よりもオーミック電極の深さが深い参照符号Ｃの解析
点から参照符号Ｄの解析点へと抵抗値が増大する傾向に
ある。ゆえに図５の結果をもって、前述したようなアロ
イ深さ増大によるソース抵抗の増加を本シミュレーショ
ン解析によって検証することができた。

【００１４】さて、図５の参照符号Ａの解析点は図４に
示したデバイス構造においてオーミック電極の深さを０
としたものである。実存する電界効果型半導体装置にお
いてソース電極もしくはドレイン電極となるオーミック
電極をアロイ工程を経ることにより形成する場合には、
ＧａＡｓ層３９の厚さを図４に示した構造よりも厚くし
た半導体層構造としてＡｌＧａＡｓ層３８とＧａＡｓ層
３９の界面からＧaＡs基板３１からＧａＡｓ層３９に向
かう方向で１２０ｎｍの位置にオーミック電極の下端が
存在することに対応する。

【００１５】図５の参照符号Ａで示した解析点における
オーミック電極の深さと参照符号Ｂで示した解析点にお
けるオーミック電極の深さとの間のオーミック電極の深
さにおいて抵抗値を計算すると、参照符号Ａで示した解
析点におけるオーミック電極の深さから深さを増大する
にしたがって抵抗値が漸次増大した（図の簡略化のため
図示せず）が、少なくともオーミック電極の深さとなる
オーミック電極の下端位置がＧａＡｓ層３９内に存在す
る場合の抵抗値は図５の参照符号Ａにおける抵抗値と比
較して１Ω以内の増加にすぎなかった。

【００１６】実際に電界効果型半導体装置を作製する場
合におけるオーミック電極形成条件に焼きなおすと、蒸
着金属組成元素とオーミック層となる半導体層との合金
領域の下端をオーミック層となる半導体層の内部に存在
させるような条件になる。そのような条件でオーミック
電極を形成することにより、図５の参照符号Ｂで示した
解析点におけるオーミック電極の深さの目標値の位置に
合金領域の下端が存在する場合と比較してソース抵抗を
低減することができ、かつオーミック電極形成条件がば
らついてもソース抵抗の異常増大が発生しないと考えら
れた。

【００１７】実際にオーミック層となるｎ型ＧａＡｓ層
にオーム性接触する金属層を形成する場合の一例とし
て、ｎ型ＧａＡｓ層側からＡｕＧｅ／Ｎｉ／Ｗ／Ａｕの
順番でｎ型ＧａＡｓ層表面に蒸着して合金化するという
方法がある。ここでＡｕＧｅのＧｅ組成は８重量％から
１２重量％であるものが用いられる。

【００１８】合金化の際には熱処理が行われるが、その
温度は３００℃乃至４００℃が利用される。合金化を行
った後で合金層の厚さを電子顕微鏡を用いて測定する
と、ＡｕＧｅのＧｅ組成が８重量％乃至１２重量％であ
り、かつ合金化温度が３００℃乃至４００℃である場合
にはＧｅ組成や合金化温度にほとんど依存せず、オーミ
ック層となるｎ型ＧａＡｓ層とＡｕＧｅとの蒸着時の界
面から合金層の端部までの距離(以下、合金層厚さと称
す）は蒸着したＡｕＧｅの厚さの２倍乃至２.５倍とな
った。したがってｎ型ＧａＡｓ層の厚さが蒸着したＡｕ
Ｇｅ厚さの少なくとも２.５ 倍を越える値であれば先に
説明したシミュレーション結果に示されたような抵抗値
の低減が達成される。

【００１９】説明が後先になったが、オーミック層とな
るｎ型ＧａＡｓ層にＡｕＧｅを蒸着する前にはＡｕＧｅ
を蒸着するｎ型ＧａＡｓ層の表面部分のウエットエッチ
ング除去を行ったほうが、それを行わなかった場合に比
較してｎ型ＧａＡｓ層に対する接触抵抗が低減されて半
導体装置の電気的特性が向上する（図示せず）。これに
よれば、電解効果型半導体装置のソース抵抗を改善でき
るオーミック層厚さを規定する場合には前述したような
ウエットエッチング除去厚さを考慮する必要がある。

【００２０】したがって、オーミック層となるｎ型Ｇａ
Ａｓ層の厚さをＰ，ウエットエッチング除去厚さをＱ，
ＡｕＧｅの厚さをＲとすると、Ｐ−Ｑが少なくともＲの
2.5倍を越える値であれば、先に説明したシミュレーシ
ョン結果に示されたような抵抗値の低減が達成される。

【００２１】前述のようにｎ型ＧａＡｓ層単層膜の場合
には合金層厚さがＡｕＧｅの厚さの２倍乃至２.５ 倍と
なったが、ｎ型ＧａＡｓ層とｎ型ＡｌＧａＡｓ（ＡｌＡ
ｓ組成：０乃至０.２５)層の積層膜についても同様の検
討を行ったところ、そのような積層膜であっても２倍乃
至２.５倍 の範囲内に入ることがわかった。したがっ
て、オーミック層となるｎ型ＧａＡｓ層とｎ型ＡｌＧａ
Ａｓ（ＡｌＡｓ組成：０乃至０.２５)層の合計の厚さを
Ｐ′，ウエットエッチング除去厚さをＱ′，AuGeの厚さ
をＲ′とすると、Ｐ′−Ｑ′が少なくともＲ′の２.５
倍を越える値であれば、先に説明したシミュレーション
結果に示されたような抵抗値の低減が達成される。

【００２２】さらに半導体オーミック層の導電型がｎ型
ではなくｐ型の場合についても同様の検討を行った。ｐ
型ＧａＡｓ層に対してｐ型ＧａＡｓ層側からＡｕ／Ｍｏ
／ＡｕＺｎ／Ｍｏ／Ａｕを蒸着し、３００℃乃至４００
℃で熱処理を行ったところ、合金層厚さはＡｕＺｎ厚さ
の１.５倍乃至２.５倍の範囲内に入ることがわかった。
したがって、オーミック層となるｐ型ＧａＡｓ層の厚さ
をＰ″，ウエットエッチング除去厚さをＱ″，ＡｕＺｎ
の厚さをＲ″とすると、Ｐ″−Ｑ″が少なくともＲ″の
２.５ 倍を越える値であれば、先に説明したシミュレー
ション結果に示されたような抵抗値の低減が達成され
る。ここで、ｐ型ＧａＡｓ層側のＡｕ厚さおよびＭｏ厚
さはともに５ｎｍ乃至２０ｎｍとした。また、蒸着に用
いた粒状ＡｕＺｎのＺｎ組成は３０重量％乃至５０重量
％とした。

【００２３】以上説明してきたように、前記課題を解決
するための手段としては、半導体基板上に形成されたソ
ース電極もしくはドレイン電極となる半導体オーミック
層と上記半導体オーミック層にオーム特性にて電気的に
接続する金属層との間に、前記半導体オーミック層と前
記金属層との合金層が存在し、前記金属層から前記半導
体基板に向かう方向における前記合金層の端部が、前記
金属層から前記半導体基板に向かう方向において前記半
導体オーミック層に隣接する材料層と前記半導体オーミ
ック層との界面にまで少なくとも達していない構造を特
徴とする半導体装置とすることが一つの手段であり、半
導体基板の一主面上にソース電極もしくはドレイン電極
となる厚さＰの半導体オーミック層を形成する工程と、
上記半導体オーミック層の表面処理を行うことにより前
記半導体オーミック層の表面から厚さＱだけ前記半導体
オーミック層を除去する工程と、熱処理を行うことによ
り上記半導体オーミック層を構成する材料と合金層を形
成する厚さＲの金属層を形成する工程と、前記合金層を
形成するための熱処理を行う工程とからなり、前記Ｐお
よび前記Ｑおよび前記Ｒが Ｐ−Ｑ＞２.５×Ｒ なる関係式を満足することを特徴とする半導体装置の製
造方法を用いることにより半導体装置を作製することが
もう一つの手段である。

【００２４】

【発明の実施の形態】（実施例１）図１は本実施例にお
ける半導体装置を示す要部断面図である。図１において
は本発明に係わる半導体装置の本質に関係しない絶縁膜
や配線といった構造物を省略した。

【００２５】図において１は半絶縁性ＧａＡｓ基板、２
はノンドープＡｌＧａＡｓ層（AlAs組成０.２)とノンド
ープＧａＡｓとを交互に積層させたバッファ層、３は第
１のキャリア供給層となるｎ型ＡｌＧａＡｓ層(ＡｌＡ
ｓ組成０.２，Ｓｉドープ濃度５×１０¹⁷cm^-3，厚さ１
０ｎｍ）、４は半絶縁性ＧａＡｓ基板１側から第１のス
ペーサ層となるノンドープＡｌＧａＡｓ層(ＡｌＡｓ組
成０.２，厚さ２ｎｍ）、第２のスペーサ層となるノン
ドープＧａＡｓ層（厚さ２ｎｍ）、チャネル層となるノ
ンドープＩｎＧａＡｓ層(ＩｎＡｓ組成０.２，厚さ１２
ｎｍ）、第３のスペーサ層となるＧａＡｓ層（厚さ２ｎ
ｍ）、第４のスペーサ層となるＡｌＧａＡｓ層（ＡｌＡ
ｓ組成０.２，厚さ２ｎｍ)を積層させた半導体層、５は
第２のキャリア供給層となるｎ型ＡｌＧａＡｓ層(Ａｌ
Ａｓ組成０.２，Ｓｉドープ濃度３×１０¹⁸cm^-3，厚さ
１０ｎｍ）、６は耐圧層となるｎ型ＡｌＧａＡｓ層（Ａ
ｌＡｓ組成０.２，Ｓｉドープ濃度２×１０¹⁶cm^-3，厚
さ３３ｎｍ)、７はカバー層となるｎ型ＧａＡｓ層（Ｓ
ｉドープ濃度２×１０¹⁶cm^-3，厚さ３０ｎｍ）、８はエ
ッチングストップ層となるＡｌＧａＡｓ層(ＡｌＡｓ組
成０.１５，Ｓｉドープ濃度５×１０¹⁸cm^-3，厚さ６ｎ
ｍ)、９はオーミック層となるＧａＡｓ層(膜厚２３０ｎ
ｍ，Ｓｉドープ濃度５×１０¹⁸cm^-3）、１０はオーミッ
ク電極を形成するために蒸着されて後述するアロイ工程
にてオーミック層となるＧａＡｓ層９と合金化されずに
残った非合金化金属層（以下、非合金化金属層と略
す）、１１はオーミック電極を形成するために蒸着され
た金属層とオーミック層となるＧａＡｓ層９とが後述す
るアロイ工程にて合金化された合金化層（以下、合金化
層と略す）である。合金化層１１の非合金化金属層１０
から半絶縁性ＧａＡｓ基板１に向かう方向における先端
部はオーミック層となるＧａＡｓ層９の内部に存在す
る。１２はゲート電極となるショットキー電極であり、
詳細は後述する。

【００２６】図２および図３は図１に示した半導体装置
を作製するための工程を示す要部断面図である。図１と
同様、本発明に係わる半導体装置の製造方法の本質に関
係しない絶縁膜やフォトレジストといった構造物を省略
した。

【００２７】半絶縁性ＧａＡｓ基板１の一主面に、ＭＯ
ＣＶＤ(MetallOrganic Chemical Vapour Deposition)法
により、図１で述べた参照番号２乃至９の半導体層を半
絶縁性ＧａＡｓ基板１側から順次成長させた（図２
(ａ)）。次いで、Ｈｇランプのｉ線（波長３６５ｎｍ）
を利用したフォトリソグラフィ技術を用いてパターニン
グを行い（図示せず）、フッ酸と過酸化水素水と純水の
混合溶液を利用したウエットエッチング技術を用いて半
導体装置作製領域以外の部分に、表面から少なくともバ
ッファ層２に到達する溝２０を形成した（図２(ｂ)）。

【００２８】次いで、ソース電極もしくはドレイン電極
となるオーミック電極を形成するためのパターニングを
前述のフォトリソグラフィ技術を用いて行い、アンモニ
ア水溶液と過酸化水素と純水の混合溶液を用いることに
よりパターニングの開口部分においてオーミック層とな
るＧａＡｓ層９を表面から１６ｎｍ乃至２０ｎｍの深さ
までエッチング除去した後、ＡｕＧｅ（Ｇｅ組成：８重
量％）：７０ｎｍ，Ｗ：１０ｎｍ，Ｎｉ：１０ｎｍ，Ａ
ｕ：３００ｎｍを順次蒸着し（４層まとめて参照番号１
５とした）、レジスト剥離液に浸漬してリフトオフを行
った(図２(ｃ))。

【００２９】次いで、４００℃で１０分間加熱して合金
層１１を形成した（図３(ａ)）。合金層１１はオーミッ
ク層となるｎ型ＧａＡｓ層９と非合金化層１０とに挟ま
れた構造となっている。次いで、前述のフォトリソグラ
フィ技術を用いてゲート電極を形成するためのパターニ
ングを行った後、ＳｉＣｌ₄ とＳＦ₆ の混合ガスプラズ
マを用いてＡｌＧａＡｓをエッチングストップ層として
ＧａＡｓを選択的にエッチングするドライエッチング技
術を用いることによってリセス２１を形成した（図３
(ｂ)）。

【００３０】このリセス２１は前記ドライエッチング技
術を利用してオーミック層となるＧａＡｓ層９を等方的
にエッチングする工程と、エッチングストップ層となる
ＡｌＧａＡｓ層８をアンモニア水溶液と過酸化水素水と
純水の混合溶液で除去する工程と、前記ドライエッチン
グ技術を利用してカバー層となるｎ型ＧａＡｓ層７を指
向的にエッチングする工程を順次行うことによって形成
した。次いで、半絶縁性ＧａＡｓ基板１側からＰｔ／Ｔ
ｉ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの順番で金属蒸着を行った
後、リフトオフ技術を用いてゲート電極となるショット
キー電極１２を形成し、電解効果型半導体装置を完成し
た（図１）。

【００３１】オーミック層となるＧａＡｓ層９の厚さ２
３０ｎｍを参照符号Ｐで記述し、オーミック層となるＧ
ａＡｓ層９を表面からエッチング除去した深さ１６ｎｍ
乃至２０ｎｍを参照符号Ｑで記述し、ＡｕＧｅの厚さ７
０ｎｍを参照符号Ｒで記述すると、Ｐ−Ｑ＞Ｒを満足す
る。前述の方法で作製した電界効果型半導体装置のソー
ス抵抗は従来方法を用いて作製した半導体装置の場合と
比較して約１割低減することができて電気的特性が改善
された。さらにソース抵抗の異常増大発生がなくなり、
歩留まりが向上しコストが低減した。

【００３２】本実施例ではオーミック層となるＧａＡｓ
層９をＧａＡｓ単層膜としたが、ＧａＡｓ／ＡｌＧａＡ
ｓ／ＧａＡｓの積層膜とするとさらにソース抵抗の低減
がみられた。この理由は１９９４年電子情報通信学会春
季大会発表番号Ｃ−５６５に記載された検討結果と同様
のものであると考えられる。

【００３３】また本実施例にてｎ型半導体を用いた半導
体層をｐ型とした場合でも低ソース抵抗の電界効果型半
導体装置を作製することができた（層構造は導電型がｐ
型であるほかは図１と同様であるので図示せず）。ただ
しオーミック電極形成のために蒸着した金属層構造はＧ
ａＡｓ基板側からＡｕ：１０ｎｍ／Ｍｏ：１０ｎｍ／Ａ
ｕＺｎ：１００ｎｍ／Ｍｏ：５０ｎｍ／Ａｕ：３００ｎ
ｍとした。その他、半導体装置作製のための条件は実施
例１に示したものとほぼ同様であり、オーミック電極の
形成条件については課題を解決するための手段の項で述
べたので、詳細説明は省略する。

【００３４】

【発明の効果】本発明によれば、低ソース抵抗の電界効
果型半導体装置を安定的に作製でき、歩留まりが向上し
てコストを低減できる。

【図面の簡単な説明】

【図１】本発明に係わる半導体装置を説明するための要
部断面図。

【図２】本発明に係わる半導体装置を作製する一連の作
製工程を説明するための要部断面図。

【図３】図２の後の作製工程を説明するための要部断面
図。

【図４】本発明に係わる半導体装置の構造を検討するた
めのシミュレーションに用いたデバイス構造を説明する
ための断面図。

【図５】図４のデバイス構造を用いて行ったシミュレー
ションの結果のうちオーミック電極の深さと抵抗値との
関係を示すグラフ。

【符号の説明】

１…半絶縁性ＧａＡｓ基板、２…ノンドープＡｌＧａＡ
ｓ層とノンドープGaAsとを交互に積層させたバッファ
層、３…第１のキャリア供給層となるｎ型AlGaAs層、４
…ＧａＡｓ基板側から第１のスペーサ層となるノンドー
プＡｌＧａＡｓ層，第２のスペーサ層となるノンドープ
ＧａＡｓ層，チャネル層となるノンドープＩｎＧａＡｓ
層，第３のスペーサ層となるＧａＡｓ層，第４のスペー
サ層となるＡｌＧａＡｓ層を積層させた半導体層、５…
第２のキャリア供給層となるｎ型ＡｌＧａＡｓ層、６…
耐圧層となるｎ型ＡｌＧａＡｓ層、７…カバー層となる
ｎ型ＧａＡｓ層）、８…エッチングストップ層となるＡ
ｌＧａＡｓ層、９…オーミック層となるＧａＡｓ層、１
０…非合金化金属層、１１…合金化層、１２…ゲート電
極となるショットキー電極、１５…ＡｕＧｅ，Ｗ，Ｎ
ｉ，Ａｕの積層金属層、２０…溝、２１…リセス、３１
…ＧａＡｓ基板、３２…ＡｌＧａＡｓ層、３３…ＡｌＧ
ａＡｓ層、３４…ＧａＡｓ基板側からＡｌＧａＡｓ層，
ＧａＡｓ層，ＩｎＧａＡｓ層，ＧａＡｓ層，ＡｌＧａＡ
ｓ層を積層させた積層構造層、３５…ＡｌＧａＡｓ層、
３６…ＡｌＧａＡｓ層、３７，３８…ＡｌＧａＡｓ層、
３９…ＧａＡｓ層、４０…ゲートリセス、４１…第１オ
ーミック電極、４２…第２オーミック電極。

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成されたソース電極とド
   レイン電極の間を流れる電流をゲート電極で制御する電
   界効果型の半導体装置において、前記ソース電極もしく
   は前記ドレイン電極となる半導体オーミック層と上記半
   導体オーミック層にオーム特性にて電気的に接続する金
   属層との間に、前記半導体オーミック層と前記金属層と
   の合金層が存在し、前記金属層から前記半導体基板に向
   かう方向における前記合金層の端部が、前記金属層から
   前記半導体基板に向かう方向において前記半導体オーミ
   ック層に隣接する材料層と前記半導体オーミック層との
   界面にまで少なくとも達していないことを特徴とする半
   導体装置。
2. 【請求項２】半導体基板の一主面上にソース電極もしく
   はドレイン電極となる厚さＰのｎ型の半導体オーミック
   層を形成する工程と、上記半導体オーミック層の表面処
   理を行うことにより前記半導体オーミック層の表面から
   厚さＱだけ前記半導体オーミック層を除去する工程と、
   Ｇｅ組成が８重量％乃至１２重量％である厚さＲのＡｕ
   Ｇｅを形成する工程と、３００℃乃至４００℃で熱処理
   を行う工程とからなり、前記Ｐおよび前記Ｑおよび前記
   Ｒが Ｐ−Ｑ＞２.５×Ｒ なる関係式を満足することを特徴とする半導体装置の製
   造方法。
3. 【請求項３】前記半導体オーミック層はｎ型ＧａＡｓで
   あることを特徴とする請求項２に記載の半導体装置の製
   造方法。
4. 【請求項４】半導体基板の一主面上にソース電極もしく
   はドレイン電極となる厚さＳのｐ型の半導体オーミック
   層を形成する工程と、上記半導体オーミック層の表面処
   理を行うことにより前記半導体オーミック層の表面から
   厚さＴだけ前記半導体オーミック層を除去する工程と、
   Ｚｎ組成が３０重量％乃至５０重量％である厚さＵのＡ
   ｕＺｎを形成する工程と、３００℃乃至４００℃で熱処
   理を行う工程とからなり、前記Ｓおよび前記Ｔおよび前
   記Ｕが Ｓ−Ｔ＞２.５×Ｕ なる関係式を満足することを特徴とする半導体装置の製
   造方法。
5. 【請求項５】前記半導体オーミック層はｐ型ＧａＡｓで
   あることを特徴とする請求項４に記載の半導体装置の製
   造方法。