JP2013211408A - 半導体装置 - Google Patents
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Abstract
【課題】ソース電極およびドレイン電極に含まれる元素の半導体層内への拡散を抑制すること。
【解決手段】基板１０上に設けられたＧａＡｓ系半導体からなる動作層２０と、前記動作層上に設けられた第１ＡｌＧａＡｓ層２４、２６と、前記第１ＡｌＧａＡｓ層上に設けられたゲート電極３４と、前記ゲート領域を挟む領域の前記第１ＡｌＧａＡｓ層上に選択的に設けられ、前記第１ＡｌＧａＡｓ層よりＡｌ組成比が大きく、Ａｌ組成比が０．３以上かつ０．５以下であるｎ型の第２ＡｌＧａＡｓ層２８と、前記第２ＡｌＧａＡｓ層上に選択的に設けられたｎ型ＧａＡｓ層３０と、前記ｎ型ＧａＡｓ層上に前記ゲート電極を挟んで設けられた、Ａｕを含むソース電極３６およびドレイン電極３８と、を具備する半導体装置。
【選択図】図５
【解決手段】基板１０上に設けられたＧａＡｓ系半導体からなる動作層２０と、前記動作層上に設けられた第１ＡｌＧａＡｓ層２４、２６と、前記第１ＡｌＧａＡｓ層上に設けられたゲート電極３４と、前記ゲート領域を挟む領域の前記第１ＡｌＧａＡｓ層上に選択的に設けられ、前記第１ＡｌＧａＡｓ層よりＡｌ組成比が大きく、Ａｌ組成比が０．３以上かつ０．５以下であるｎ型の第２ＡｌＧａＡｓ層２８と、前記第２ＡｌＧａＡｓ層上に選択的に設けられたｎ型ＧａＡｓ層３０と、前記ｎ型ＧａＡｓ層上に前記ゲート電極を挟んで設けられた、Ａｕを含むソース電極３６およびドレイン電極３８と、を具備する半導体装置。
【選択図】図５
Description
本発明は半導体装置に関し、例えばＡｕを含むオーミック電極を有する半導体装置に関する。
ＧａＡｓ系半導体を用いたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果型トランジスタ）等の半導体装置は、高周波用素子として用いられる。このようなＦＥＴのソース電極およびドレイン電極として、Ａｕを含む電極が用いられる。特許文献１には、ＧａＡｓ系半導体を用いたＦＥＴが記載されている。
しかしながら、ソース電極およびドレイン電極に含まれる元素がＧａＡｓ系半導体層内に拡散することにより、電気的特性異常が生じる場合がある。本発明は、ソース電極およびドレイン電極に含まれる元素の半導体層内への拡散を抑制することを目的とする。
本発明は、基板上に設けられたＧａＡｓ系半導体からなる動作層と、前記動作層上に設けられた第１ＡｌＧａＡｓ層と、前記第１ＡｌＧａＡｓ層上に設けられたゲート電極と、前記ゲート領域を挟む領域の前記第１ＡｌＧａＡｓ層上に選択的に設けられ、前記第１ＡｌＧａＡｓ層よりＡｌ組成比が大きく、Ａｌ組成比が０．３以上かつ０．５以下であるｎ型の第２ＡｌＧａＡｓ層と、前記第２ＡｌＧａＡｓ層上に選択的に設けられたｎ型ＧａＡｓ層と、前記ｎ型ＧａＡｓ層上に前記ゲート電極を挟んで設けられた、Ａｕを含むソース電極およびドレイン電極と、を具備することを特徴とする半導体装置である。本発明によれば、ソース電極およびドレイン電極に含まれる元素の半導体層内への拡散を抑制することができる
上記構成において、前記第２ＡｌＧａＡｓ層は、前記第１ＡｌＧａＡｓ層上に直接設けられている構成とすることができる。
上記構成において、前記第２ＡｌＧａＡｓ層と前記第１ＡｌＧａＡｓ層との間にリセスを有するＧａＡｓ層が設けられ、前記ゲート電極は前記リセス内に設けられてなる構成とすることができる。
上記構成において、前記第２ＡｌＧａＡｓ層の膜厚は５ｎｍ以上かつ７．５ｎｍ以下である構成とすることができる。
本発明によれば、ソース電極およびドレイン電極に含まれる元素の半導体層内への拡散を抑制することができる。
以下、図面を参照し本発明の実施例について説明する。
実施例１について比較例と対比させながら説明する。図１は、実施例１に係る半導体装置の断面図である。図１に示すように、実施例１において、ＧａＡｓ基板１０上に半導体層３２が設けられている。半導体層３２は、基板側からアンドープＧａＡｓ層１２、アンドープＡｌＧａＡｓ層１４、ｎ型ＡｌＧａＡｓ層１６、アンドープＡｌＧａＡｓ層１８、アンドープＩｎＧａＡｓ層２０、アンドープＡｌＧａＡｓ層２２、ｎ型ＡｌＧａＡｓ層２４、アンドープＡｌＧａＡｓ層２６、ｎ型ＡｌＧａＡｓ層２８およびｎ型ＧａＡｓ層３０である。ｎ型ＧａＡｓ層３０およびｎ型ＡｌＧａＡｓ層２８にはリセス４２が形成されている。リセス４２内のアンドープＡｌＧａＡｓ層２６上にゲート電極３４が形成されている。ゲート電極３４を挟むｎ型ＧａＡｓ層３０上にソース電極３６およびドレイン電極３８が形成されている。
アンドープＧａＡｓ層１２およびアンドープＡｌＧａＡｓ層１４はバッファ層として機能する。ｎ型ＡｌＧａＡｓ層１６およびｎ型ＡｌＧａＡｓ層２４はチャネル層に電子を供給する電子供給層として機能する。アンドープＩｎＧａＡｓ層２０はチャネル層として機能する。アンドープＡｌＧａＡｓ層１８およびアンドープＡｌＧａＡｓ層２２は、電子供給層とチャネル層間のスペーサ層として機能する。アンドープＡｌＧａＡｓ層２６は、ゲート電極３４と半導体層３２との間にショットキ接合を形成するショットキ層として機能する。ｎ型ＡｌＧａＡｓ層２８はＡｕの半導体層３２内への拡散を抑制する拡散抑制層として機能する。ｎ型ＧａＡｓ層は、ソース電極３６およびドレイン電極３８と半導体層３２との間にオーミックコンタクトを形成するコンタクト層として機能する。
図２は、比較例に係る半導体装置の断面図である。図２に示すように、比較例において、ｎ型ＡｌＧａＡｓ層２８が形成されていない。その他の構成は、実施例１の図１と同じであり説明を省略する。
ソース電極３６およびドレイン電極３８は、半導体層３２側から、ＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜を形成し、熱処理を行なうことにより形成されている。ソース電極３６およびドレイン電極３８と半導体層３２とのオーミックコンタクトは、ＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜がｎ型ＧａＡｓ層３０内に合金層を形成することにより形成される。合金層の形成は、熱処理で溶解したＡｕＧｅのＡｕがＧａと結合する。ｎ型ＧａＡｓ層３０内において余ったＡｓがＮｉおよびＧｅと結合する。これにより、抵抗の低いＮｉ−Ａｓ−Ｇｅ合金領域が形成される。よって、ソース電極３６およびドレイン電極３８とｎ型ＧａＡｓ層３０とのコンタクト抵抗が低くなる。
高温放置試験または高温通電試験において、Ａｕ−Ｇａ合金が再融解し、半導体層３２内にＡｕが異常拡散する。Ａｕ−Ｇａ合金は高抵抗である。このため、Ａｕが半導体層３２内に拡散すると、Ａｕ−Ｇａ合金領域が拡大しＦＥＴのオン抵抗Ｒｏｎが大きくなる。Ａｕの拡散がｎ型ＧａＡｓ層３０内に留まっている間は、オン抵抗Ｒｏｎの増大は比較的緩やかである。しかしながら、比較例において、Ａｕの拡散がアンドープＡｌＧａＡｓ層２６に達すると、ソース電極３６およびドレイン電極３８とチャネル層であるアンドープＩｎＧａＡｓ層２０とのコンタクト抵抗が急激に増加し、ＦＥＴのオン抵抗Ｒｏｎが急激に大きくなることがわかった。これにより、飽和ドレイン電流Ｉｄｓｓが低下してしまう。
実施例１においては、ＡｕのアンドープＡｌＧａＡｓ層２６への拡散を抑制するため、アンドープＡｌＧａＡｓ層２６とｎ型ＧａＡｓ層３０との間に、ｎ型ＡｌＧａＡｓ層２８を設ける。ｎ型ＡｌＧａＡｓ層２８（第２ＡｌＧａＡｓ層）は、アンドープＡｌＧａＡｓ層２６およびｎ型ＡｌＧａＡｓ層２４（第１ＡｌＧａＡｓ層）よりＡｌ組成比が大きく、かつＡｌ組成比が０．３以上かつ０．５以下である。ここで、Ａｌ組成比は、ＡｌＧａＡｓ層をＡｌＸＧａ１−ＸＡｓとした場合のＸ値に対応する。ＡｌＧａＡｓ層のＡｌ組成比が大きくなると、Ａｕ等の拡散速度が遅くなり、Ａｕの拡散がアンドープＡｌＧａＡｓ層２６に達するまでの時間が長くなる。なお、Ａｕがｎ型ＡｌＧａＡｓ層２８に拡散してもオン抵抗Ｒｏｎが大きくなりにくいのは、ｎ型ＡｌＧａＡｓ層２８が薄いためである。
アンドープＡｌＧａＡｓ層２６およびｎ型ＡｌＧａＡｓ層２４のＡｌ組成比は０．２以上かつ０．３以下が好ましい。これは、リセス４２を形成するためのエッチング選択比を十分確保し、かつソース電極３６およびドレイン電極３８とチャネル層であるアンドープＩｎＧａＡｓ層２０とのコンタクト抵抗を低減するためである。アンドープＡｌＧａＡｓ層２６およびｎ型ＡｌＧａＡｓ層２４のＡｌ組成比は、上記範囲には限られない。
ｎ型ＡｌＧａＡｓ層２８のＡｌ組成比は、Ａｕの拡散速度を遅くするため０．３以上が好ましく、０．３５または０．４以上がより好ましい。また、ｎ型ＡｌＧａＡｓ層２８のＡｌ組成比は、０．５以下が好ましい。図３（ａ）は、ＡｌＧａＡｓのＡｌ組成比に対するキャリア飽和濃度を示す図であり、測定値である。Ｓｉ等のドーパントの添加量を増加させても不純物等の取り込みによりキャリア濃度が飽和する現象が生じる。キャリア飽和濃度は、飽和したキャリア濃度を示す。図３（ｂ）は、キャリア濃度に対するオン抵抗Ｒｏｎを示す図であり、計算結果である。図３（ｂ）に示すように、キャリア濃度が２×１０１７ｃｍ−３より小さくなるとオン抵抗は急激に増加する。これは、キャリア濃度が減少するとｎ型ＡｌＧａＡｓ層２８を通過するトンネル電流が小さくなるためである。図３（ａ）に示すように、キャリア飽和濃度を２×１０１７ｃｍ−３より大きくするためにはＡｌ組成比が０．５以下とすることが好ましい。さらに、０．４８以下が好ましく、０．４５以下がより好ましい。ｎ型ＡｌＧａＡｓ層２８の膜厚は、Ａｕの拡散抑制の観点からは５ｎｍ以上が好ましい。ｎ型ＡｌＧａＡｓ層２８は、リセス４２を形成する際のプロセスのスループットを考慮すると７．５ｎｍ以下が好ましい。ｎ型ＡｌＧａＡｓ層２８の膜厚は、５．５ｎｍ以上かつ７ｎｍ以下がより好ましい。ｎ型ＡｌＧａＡｓ層２８のドープ量は、２×１０１７ｃｍ−３以上が好ましく、５×１０１７ｃｍ−３以上がより好ましい。ｎ型ＧａＡｓ層３０のドープ量は、コンタクト抵抗抑制のため、１×１０１８ｃｍ−３以上が好ましく２×１０１８ｃｍ−３以上がより好ましい。
ｎ型ＧａＡｓ層３０のＳｉドープ量を３×１０１８ｃｍ−３、膜厚を８０ｎｍ、ｎ型ＡｌＧａＡｓ層２８のＳｉドープ量を１×１０１８ｃｍ−３、膜厚を５ｎｍ、Ａｌ組成比を０．３、アンドープＡｌＧａＡｓ層２６のＡｌ組成比を０．２５としたＦＥＴを作製した。ソース電極３６およびドレイン電極３８を形成するためのＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜の膜厚は、それぞれ３０ｎｍから４０ｎｍ、５ｎｍから１０ｎｍ、および２００ｎｍから５００ｎｍである。ＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜をｎ型ＧａＡｓ層３０上に形成した後、合金化のため４５０℃において３分の熱処理を行った。比較例においては、ｎ型ＡｌＧａＡｓ層２８を設けず、他の構成は実施例１と同じとした。作製したＦＥＴに対し高温通電試験を行った。高温通電試験は、チャネル温度が２５０℃、ドレイン電流として０．７×Ｉｄｓｓを通電した。
図４（ａ）および図４（ｂ）は、高温通電試験における時間に対するΔＲｏｎおよびΔＩｄｓｓを示す図である。ΔＲｏｎおよびΔＩｄｓｓは、高温通電試験前のＲｏｎおよびＩｄｓｓに対する変化率を示している。黒丸および白丸はそれぞれ実施例１および比較例の測定点を示す。実線および破線は、それぞれ黒丸および白丸をつなぐ直線である。図４（ａ）および図４（ｂ）に示すように、比較例においては、１００時間以上においてΔＲｏｎが急激に大きくなり、ΔＩｄｓｓが急激に低下する。一方、実施例１においては、１０００時間以上まで、ΔＲｏｎおよびΔＩｄｓｓの変化は緩やかである。このように、ｎ型ＡｌＧａＡｓ層２８を設けることにより、高温通電試験における特性変動を抑制できる。なお、高温放置試験においても同様の試験結果が得られている。
次に、実施例１に係る半導体装置の製造方法について説明する。図５（ａ）から図５（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図５（ａ）に示すように、ＧａＡｓ基板１０上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用い、半導体層３２を形成する。図５（ｂ）に示すように、半導体層３２上にフォトレジスト４０を塗布する。露光現像することにより、フォトレジスト４０に開口を形成する。フォトレジスト４０をマスクに、ｎ型ＧａＡｓ層３０をドライエッチングする。ドライエッチングは、ＳＦ６およびＳｉＣｌ４を含むガスを用いる。エッチングは、ｎ型ＡｌＧａＡｓ層２８により停止する。エッチングガスとしては、Ｃｌ２またはＢＣｌ３等を含む塩素系ガスを用いることができる。酸系の薬液を用いドライエッチングの後処理を行なう。酸系薬液としては、例えば、希塩酸または希硝酸を用いる。その後、水洗を行なう。ｎ型ＡｌＧａＡｓ層２８はドライエッチングによりダメージを受けている。このため、ｎ型ＡｌＧａＡｓ層２８の膜厚が７．５ｎｍ以下であれば、酸系の薬液処理により、ｎ型ＡｌＧａＡｓ層２８を除去することができる。
図５（ｃ）に示すように、リセス４２内のアンドープＡｌＧａＡｓ層２６上にゲート電極３４を形成する。ゲート電極３４は、例えば半導体層３２側からＷＳｉ膜、Ｔｉ膜およびＡｕ膜を含む。図５（ｄ）に示すように、ｎ型ＧａＡｓ層３０上にゲート電極３４を挟むようにソース電極３６およびドレイン電極３８を形成する。ソース電極３６およびドレイン電極３８は、半導体層３２側からＡｕＧｅ膜、Ｎｉ膜およびＡｕ膜を含む。その後、４５０℃において３分程度の熱処理を行なう。これにより、Ａｕ、Ｇｅ、ＮｉがＧａＡｓと合金化する。以上により、図１の半導体装置が完成する。
実施例１によれば、基板１０上に形成されたＧａＡｓ系半導体からなる動作層（例えば、アンドープＩｎＧａＡｓ層２０）、動作層上に形成された第１ＡｌＧａＡｓ層（例えば、ｎ型ＡｌＧａＡｓ層２８およびアンドープＡｌＧａＡｓ層２６）、第１ＡｌＧａＡｓ層上に形成された第２ＡｌＧａＡｓ層（例えば、ｎ型ＡｌＧａＡｓ層２８）、および第２ＡｌＧａＡｓ層上に選択的に形成されたｎ型ＧａＡｓ層３０を備えている。ゲート電極を挟む領域の第１ＡｌＧａＡｓ層上に選択的に設けられた第２ＡｌＧａＡｓ層により、ｎ型ＧａＡｓ層３０上に形成されたＡｕを含むソース電極３６およびドレイン電極３８から第１ＡｌＧａＡｓ層へのＡｕの拡散を抑制できる。さらに、ゲート電極３４が第２ＡｌＧａＡｓ層が除去された領域の第１ＡｌＧａＡｓ層上に形成されている。これにより、Ａｕがゲート電極３４下の半導体層に拡散されることを抑制し、オン抵抗Ｒｏｎの増大を抑制できる。
図６（ａ）から図６（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図６（ａ）に示すように、アンドープＡｌＧａＡｓ層２６上にｎ型ＧａＡｓ層５０を形成する。ゲート電極３４は、ｎ型ＧａＡｓ層５０に埋め込まれるように形成することで、表面空乏層の影響を抑えることができる。これにより、実施例１に比べて、ソース・ドレイン間の電流を流すことができる。ｎ型ＧａＡｓ層５０上にｎ型ＡｌＧａＡｓ層２８を形成する。その他の構成および製造方法は、実施例１の図５（ａ）と同じであり説明を省略する。図６（ｂ）に示すように、フォトレジスト４０をマスクにｎ型ＧａＡｓ層３０およびｎ型ＡｌＧａＡｓ層２８を除去する。その他の構成および製造方法は、実施例１の図５（ｂ）と同じであり説明を省略する。図６（ｃ）に示すように、ｎ型ＧａＡｓ層５０を貫通するように開口（リセス）を形成する。ｎ型ＧａＡｓ層５０に形成された開口内に埋め込まれるようにゲート電極３４を形成する。ゲート電極３４をアンドープＡｌＧａＡｓ層２６に接するように形成する。その他の構成および製造方法は、実施例１の図５（ｃ）と同じであり説明を省略する。図６（ｄ）に示すように、ｎ型ＧａＡｓ層３０上にソース電極３６およびドレイン電極３８を形成する。その他の構成および製造方法は、実施例１の図５（ｄ）と同じであり説明を省略する。
実施例１のように、第２ＡｌＧａＡｓ層は、第１ＡｌＧａＡｓ層上に直接設けられていてもよいし、実施例２のように、第２ＡｌＧａＡｓ層と第１ＡｌＧａＡｓ層との間にリセスを有するＧａＡｓ層が設けられて、ゲート電極３４がリセス内に設けられていてもよい。第２ＡｌＧａＡｓ層と第１ＡｌＧａＡｓ層との間には他の半導体層が形成されていてもよい。
実施例１および実施例２においては、動作層に用いられるＧａＡｓ系半導体層として、ＩｎＧａＡｓ層を例に説明したが、ＩｎＧａＡｓ層はＧａＡｓ層等の半導体層でもよい。ＧａＡｓ系半導体は、ＧａＡｓを含む半導体であり、例えばＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＡｓおよびＡｌＩｎＧａＡｓである。第１ＡｌＧａＡｓ層として、ｎ型ＡｌＧａＡｓ層２４およびアンドープＡｌＧａＡｓ層２６を例に説明したが、ｎ型ＡｌＧａＡｓ層のみでもよいし、アンドープＡｌＧａＡｓ層のみでもよい。ソース電極３６およびドレイン電極３８に、Ａｕ、ＧｅおよびＮｉが含まれる例を説明したが、Ａｕが含まれていればよい。ソース電極３６およびドレイン電極３８にＡｕが含まれている場合、第２ＡｌＧａＡｓ層によりＡｕの拡散を抑制できる。また、ソース電極３６およびドレイン電極３８をＡｕＧｅ層、Ｎｉ層およびＡｕ層を用い形成する例を説明したが、他の層を用いて形成してもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
２０ アンドープＩｎＧａＡｓ層
２４ ｎ型ＡｌＧａＡｓ層
２６ アンドープＡｌＧａＡｓ層
２８ ｎ型ＡｌＧａＡｓ層
３０ ｎ型ＧａＡｓ層
３２ 半導体層
３４ ゲート電極
３６ ソース電極
３８ ドレイン電極
２０ アンドープＩｎＧａＡｓ層
２４ ｎ型ＡｌＧａＡｓ層
２６ アンドープＡｌＧａＡｓ層
２８ ｎ型ＡｌＧａＡｓ層
３０ ｎ型ＧａＡｓ層
３２ 半導体層
３４ ゲート電極
３６ ソース電極
３８ ドレイン電極
Claims (4)
- 基板上に設けられたＧａＡｓ系半導体からなる動作層と、
前記動作層上に設けられた第１ＡｌＧａＡｓ層と、
前記第１ＡｌＧａＡｓ層上に設けられたゲート電極と、
前記ゲート領域を挟む領域の前記第１ＡｌＧａＡｓ層上に選択的に設けられ、前記第１ＡｌＧａＡｓ層よりＡｌ組成比が大きく、Ａｌ組成比が０．３以上かつ０．５以下であるｎ型の第２ＡｌＧａＡｓ層と、
前記第２ＡｌＧａＡｓ層上に選択的に設けられたｎ型ＧａＡｓ層と、
前記ｎ型ＧａＡｓ層上に前記ゲート電極を挟んで設けられた、Ａｕを含むソース電極およびドレイン電極と、
を具備することを特徴とする半導体装置。 - 前記第２ＡｌＧａＡｓ層は、前記第１ＡｌＧａＡｓ層上に直接設けられていることを特徴とする請求項１記載の半導体装置。
- 前記第２ＡｌＧａＡｓ層と前記第１ＡｌＧａＡｓ層との間にリセスを有するＧａＡｓ層が設けられ、前記ゲート電極は前記リセス内に設けられてなることを特徴とする請求項１記載の半導体装置。
- 前記第２ＡｌＧａＡｓ層の膜厚は５ｎｍ以上かつ７．５ｎｍ以下であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
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