JPH07273317A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】ソース側リセス端・ゲート電極間距離を高精度
に短縮し、ＦＥＴのゲート・ソース間直列抵抗を低減す
る。 【構成】半絶縁性ＧａＡｓ基板１にｎ型ＧａＡｓチャネ
ル層２，ｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３，コン
タクト層用のｎ型ＧａＡｓ層４を絶縁膜１１を順次に形
成し、第１の開口１３を形成後、ｎ型ＧａＡｓ層４が電
子供給層３よりも大きいエッチング速度を有する選択エ
ッチング法により第１のリセスを形成後、第２のレジス
ト膜１５で第１のリセスの一の縁端部を覆って再び選択
エッチングを行なうことによって非対称リセスを形成す
る。距離Ｌo ，ＬD はリソグラフィーと無関係にサイド
エッチによってきまる。
に短縮し、ＦＥＴのゲート・ソース間直列抵抗を低減す
る。 【構成】半絶縁性ＧａＡｓ基板１にｎ型ＧａＡｓチャネ
ル層２，ｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３，コン
タクト層用のｎ型ＧａＡｓ層４を絶縁膜１１を順次に形
成し、第１の開口１３を形成後、ｎ型ＧａＡｓ層４が電
子供給層３よりも大きいエッチング速度を有する選択エ
ッチング法により第１のリセスを形成後、第２のレジス
ト膜１５で第１のリセスの一の縁端部を覆って再び選択
エッチングを行なうことによって非対称リセスを形成す
る。距離Ｌo ，ＬD はリソグラフィーと無関係にサイド
エッチによってきまる。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体を用いた半
導体装置の製造方法に関し、特に電界効果トランジスタ
の製造方法に関する。
導体装置の製造方法に関し、特に電界効果トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】ヘテロ接合半導体層間において、電子親
和力の小さい半導体層内の電子が電子親和力の大きい半
導体層へ移動し、ヘテロ接合界面近くに電子蓄積層が形
成される。この電子蓄積層内の２次元電子ガスの濃度
（電子濃度）を制御電極（ゲート電極）に印加された電
圧によって制御し、制御電極を狭んで設けられたオーム
性電極（ソース電極，ドレイン電極）から構成された電
界効果トランジスタ（ＦＥＴ）は高利得および低雑音と
いう優れた特性を有している。特に４ＧＨｚ以上の超高
周波帯における低雑音素子としてすでに実用化されてい
る。
和力の小さい半導体層内の電子が電子親和力の大きい半
導体層へ移動し、ヘテロ接合界面近くに電子蓄積層が形
成される。この電子蓄積層内の２次元電子ガスの濃度
（電子濃度）を制御電極（ゲート電極）に印加された電
圧によって制御し、制御電極を狭んで設けられたオーム
性電極（ソース電極，ドレイン電極）から構成された電
界効果トランジスタ（ＦＥＴ）は高利得および低雑音と
いう優れた特性を有している。特に４ＧＨｚ以上の超高
周波帯における低雑音素子としてすでに実用化されてい
る。
【０００３】このＦＥＴにおいて、ソース電極とゲート
電極間の直列抵抗Ｒs はソース電極側のリセスの底部の
長さＬ1 に強く依存している。特に小電流で動作させる
低雑音素子ではゲート直下の２次元電子ガス濃度が低く
制限され、直列抵抗Ｒs が素子の雑音性能を大きく左右
する程度まで増加する。したがって素子設計上Ｌ1 はで
きるだけ短い方が望ましい。
電極間の直列抵抗Ｒs はソース電極側のリセスの底部の
長さＬ1 に強く依存している。特に小電流で動作させる
低雑音素子ではゲート直下の２次元電子ガス濃度が低く
制限され、直列抵抗Ｒs が素子の雑音性能を大きく左右
する程度まで増加する。したがって素子設計上Ｌ1 はで
きるだけ短い方が望ましい。
【０００４】一方、ドレイン電極側のリセスの底部の長
さＬ2 は、ゲート電極とドレイン電極間の容量Ｃgdに関
係し、Ｌ2 が小さくなるとこのＣgdが増加し、このため
に高周波動作時に素子の電力利得等の性能劣化が生じ
る。また、ゲート電極の逆方向耐圧やドレイン耐圧を向
上させて高出力ＦＥＴとして使う場合、Ｌ2 は通常Ｌ1
よりも大きく設計することが望ましい。
さＬ2 は、ゲート電極とドレイン電極間の容量Ｃgdに関
係し、Ｌ2 が小さくなるとこのＣgdが増加し、このため
に高周波動作時に素子の電力利得等の性能劣化が生じ
る。また、ゲート電極の逆方向耐圧やドレイン耐圧を向
上させて高出力ＦＥＴとして使う場合、Ｌ2 は通常Ｌ1
よりも大きく設計することが望ましい。
【０００５】したがって、最近ではこの種のＦＥＴにお
いて、Ｌ1 ＜Ｌ2 となるようにリセス構造内でオフセッ
ト構造の検討が進められつつある。この種のオフセット
ゲート構造の形成方法は、例えば公開特許公報平３−１
４５１４０号や昭６１−１５４１７７号に示されてい
る。まず、前者について説明する。まず図８（ａ）に示
すように、図示しないソース電極およびドレイン電極が
形成されたＧａＡｓ基板４１（半絶縁性ＧａＡｓ基体に
チャネル層などを堆積したもの）上にＣＶＤ酸化膜４２
を形成する。ソース電極−ドレイン電極間上に隣り合う
３つの開口４５−１，４５−２，４５−３を有する第１
のホトレジスト膜４３を形成する。開口４５−１，４５
−２，４５−３部に露出したＣＶＤ酸化膜４２をエッチ
ング除去した後、中央に位置する開口（４５−２）に合
わせて開口４６を有する第２のホトレジスト膜４４を形
成する。次いで図８（ｂ）に示すように第２のホトレジ
スト膜４４の開口４６部に露出したＣＶＤ酸化膜４２を
エッチング除去したのちＣＶＤ酸化膜の除去部に露出し
た半導体層をエッチングしてリセス４７を形成する。最
後に、ショットキー電極（ゲート電極）を形成するため
Ｔｉ−Ａｌ膜４８などを被着した後リフトオフすること
でゲート電極４８ｇを形成する。
いて、Ｌ1 ＜Ｌ2 となるようにリセス構造内でオフセッ
ト構造の検討が進められつつある。この種のオフセット
ゲート構造の形成方法は、例えば公開特許公報平３−１
４５１４０号や昭６１−１５４１７７号に示されてい
る。まず、前者について説明する。まず図８（ａ）に示
すように、図示しないソース電極およびドレイン電極が
形成されたＧａＡｓ基板４１（半絶縁性ＧａＡｓ基体に
チャネル層などを堆積したもの）上にＣＶＤ酸化膜４２
を形成する。ソース電極−ドレイン電極間上に隣り合う
３つの開口４５−１，４５−２，４５−３を有する第１
のホトレジスト膜４３を形成する。開口４５−１，４５
−２，４５−３部に露出したＣＶＤ酸化膜４２をエッチ
ング除去した後、中央に位置する開口（４５−２）に合
わせて開口４６を有する第２のホトレジスト膜４４を形
成する。次いで図８（ｂ）に示すように第２のホトレジ
スト膜４４の開口４６部に露出したＣＶＤ酸化膜４２を
エッチング除去したのちＣＶＤ酸化膜の除去部に露出し
た半導体層をエッチングしてリセス４７を形成する。最
後に、ショットキー電極（ゲート電極）を形成するため
Ｔｉ−Ａｌ膜４８などを被着した後リフトオフすること
でゲート電極４８ｇを形成する。
【０００６】この従来例の場合、ソース電極側のリセス
端とゲート電極４８ｇとの間隔Ｌ1は、はじめに形成し
た３つの開口部のうち、中央の開口４５−２とソース電
極側の開口４５−１との間隔とほぼ一致する。
端とゲート電極４８ｇとの間隔Ｌ1は、はじめに形成し
た３つの開口部のうち、中央の開口４５−２とソース電
極側の開口４５−１との間隔とほぼ一致する。
【０００７】次に、後者について説明する。図９（ａ）
に示すように、ＧａＡｓ基板５１上に低温成長プラズマ
窒化膜の第１のパターン５２を形成した後ＣＶＤ酸化膜
５３及びプラズマ窒化膜５４を順次成長する。ホトレジ
スト膜５５による第２のパターン５６形成後にドライエ
ッチングを用いて低温成長プラズマ窒化膜（５２）に達
するまでエッチングする。さらに図９（ｂ）に示すよう
に、ウェットエッチングを用いて低温成長プラズマ窒化
膜（５２）を除去し、ホトレジスト膜５５を除去した後
にＧａＡｓ基板の表面部をエッチングすることによりリ
セス５７を形成する。最後にショットキー電極（ゲート
電極）を形成するためＴｉ−Ａｌ膜５８を被着し、ショ
ットキー電極５８ｇとその近傍を図示しないホトレジス
ト膜でおおいＴｉ−Ａｌ膜５８（ショットキー電極５８
ｇは除く）、プラズマ窒化膜５４、ＣＶＤ酸化膜を除去
する。
に示すように、ＧａＡｓ基板５１上に低温成長プラズマ
窒化膜の第１のパターン５２を形成した後ＣＶＤ酸化膜
５３及びプラズマ窒化膜５４を順次成長する。ホトレジ
スト膜５５による第２のパターン５６形成後にドライエ
ッチングを用いて低温成長プラズマ窒化膜（５２）に達
するまでエッチングする。さらに図９（ｂ）に示すよう
に、ウェットエッチングを用いて低温成長プラズマ窒化
膜（５２）を除去し、ホトレジスト膜５５を除去した後
にＧａＡｓ基板の表面部をエッチングすることによりリ
セス５７を形成する。最後にショットキー電極（ゲート
電極）を形成するためＴｉ−Ａｌ膜５８を被着し、ショ
ットキー電極５８ｇとその近傍を図示しないホトレジス
ト膜でおおいＴｉ−Ａｌ膜５８（ショットキー電極５８
ｇは除く）、プラズマ窒化膜５４、ＣＶＤ酸化膜を除去
する。
【０００８】
【発明が解決しようとする課題】前述の公開特許公報平
３−１４５１４０号のリセス内オフセットゲート構造の
形成方法の場合、開口４５−２と第２のホトレジスト膜
４４の開口４６の端部を目合せ露光する必要がある。こ
のため、現実的にはリソグラフィー技術とエッチング技
術の限界を考えて、ソース電極側のリセス端とゲート電
極との間隔Ｌ1 を０．２μｍ程度以下まで小さくするこ
とが困難である。したがってソース電極とゲート電極間
の直列抵抗Ｒs の低減に限界が生じていた。
３−１４５１４０号のリセス内オフセットゲート構造の
形成方法の場合、開口４５−２と第２のホトレジスト膜
４４の開口４６の端部を目合せ露光する必要がある。こ
のため、現実的にはリソグラフィー技術とエッチング技
術の限界を考えて、ソース電極側のリセス端とゲート電
極との間隔Ｌ1 を０．２μｍ程度以下まで小さくするこ
とが困難である。したがってソース電極とゲート電極間
の直列抵抗Ｒs の低減に限界が生じていた。
【０００９】また、公開特許公報昭６１−１５４１７７
号の場合は、リセスの位置を決めている低温成長プラズ
マ窒化膜のパターン５２に対してショットキー電極（ゲ
ート電極）を形成するための開口を高精度に位置合せす
る必要があるが、現状のリソグラフィー技術における位
置合せ精度の限界は±０．１μｍ程度あり、リセスとシ
ョットキー電極（ゲート電極）の位置のばらつきのため
にＲs 及びＣgdの大きなばらつきが生じて高周波におけ
る性能のばらつきが発生するという問題があった。この
ため、Ｌ1 の設計値も０．２μｍ以下にすることは困難
であり、Ｒs の低減にも限界が生じていた。
号の場合は、リセスの位置を決めている低温成長プラズ
マ窒化膜のパターン５２に対してショットキー電極（ゲ
ート電極）を形成するための開口を高精度に位置合せす
る必要があるが、現状のリソグラフィー技術における位
置合せ精度の限界は±０．１μｍ程度あり、リセスとシ
ョットキー電極（ゲート電極）の位置のばらつきのため
にＲs 及びＣgdの大きなばらつきが生じて高周波におけ
る性能のばらつきが発生するという問題があった。この
ため、Ｌ1 の設計値も０．２μｍ以下にすることは困難
であり、Ｒs の低減にも限界が生じていた。
【００１０】本発明の目的は、ゲート電極とソース電極
との間の寸法をリソグラフィー上の限界以下にできる電
界効果トランジスタの製造方法を提供することにある。
との間の寸法をリソグラフィー上の限界以下にできる電
界効果トランジスタの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明第１の非対称リセ
ス構造を有する電界効果トランジスタの製造方法は、半
導体基板の表面にチャネル層、キャリア供給層およびコ
ンタクト層用の半導体層を順次にエピタキシャル成長す
る工程と、前記半導体層の表面に絶縁膜を堆積し前記絶
縁膜にゲート電極に対応する第１の開口を形成して前記
半導体層の表面を露出させる工程と、前記半導体層のエ
ッチング速度が前記キャリア供給層のエッチング速度よ
り大きい等方性の選択エッチング法により前記第１の開
口部とその近傍の前記半導体層を除去して第１のリセス
を形成する工程と、前記第１のリセスの一の縁端部を露
出させる第２の開口を有するレジスト膜を形成し再び選
択エッチング法により前記第１のリセスの一の縁端部の
前記半導体層をエッチングしたのち前記レジスト膜を除
去することにより第２のリセスおよび一対のコンタクト
層を形成する工程と、前記第１の開口直下の前記キャリ
ア供給層とショットキー接合をなすゲート電極を形成す
る工程とを含むというものである。
ス構造を有する電界効果トランジスタの製造方法は、半
導体基板の表面にチャネル層、キャリア供給層およびコ
ンタクト層用の半導体層を順次にエピタキシャル成長す
る工程と、前記半導体層の表面に絶縁膜を堆積し前記絶
縁膜にゲート電極に対応する第１の開口を形成して前記
半導体層の表面を露出させる工程と、前記半導体層のエ
ッチング速度が前記キャリア供給層のエッチング速度よ
り大きい等方性の選択エッチング法により前記第１の開
口部とその近傍の前記半導体層を除去して第１のリセス
を形成する工程と、前記第１のリセスの一の縁端部を露
出させる第２の開口を有するレジスト膜を形成し再び選
択エッチング法により前記第１のリセスの一の縁端部の
前記半導体層をエッチングしたのち前記レジスト膜を除
去することにより第２のリセスおよび一対のコンタクト
層を形成する工程と、前記第１の開口直下の前記キャリ
ア供給層とショットキー接合をなすゲート電極を形成す
る工程とを含むというものである。
【００１２】この場合、例えば、半絶縁性ＧａＡｓ基板
の表面にＧａＡｓチャネル層、ｎ型Ａｌx Ｇａ1-x Ａｓ
電子供給層およびｎ型ＧａＡｓ層を順次にエピタキシャ
ル成長させ、ＢＣｌ3 とＳＦ6 との混合ガスによるドラ
イエッチング法を用いることにより電子をキャリアとす
るＦＥＴを製造できる。
の表面にＧａＡｓチャネル層、ｎ型Ａｌx Ｇａ1-x Ａｓ
電子供給層およびｎ型ＧａＡｓ層を順次にエピタキシャ
ル成長させ、ＢＣｌ3 とＳＦ6 との混合ガスによるドラ
イエッチング法を用いることにより電子をキャリアとす
るＦＥＴを製造できる。
【００１３】又、本発明第２の非対称リセス構造を有す
る電界効果トランジスタの製造方法は、半導体基板の表
面にチャネル層、キャリア供給層、エッチング阻止層お
よびコンタクト層用の半導体層を順次にエピタキシャル
成長する工程と、前記半導体層の表面に絶縁膜を堆積し
前記絶縁膜にゲート電極に対応する第１の開口を形成し
て前記半導体層の表面を露出させる工程と、前記半導体
層のエッチング速度が前記エッチング阻止層のエッチン
グ速度より大きい等方性の選択エッチング法により前記
第１の開口部とその近傍の前記半導体層を除去して第１
のリセスを形成する工程と、前記第１のリセスの一の縁
端部を露出させる第２の開口を有するレジスト膜を形成
し再び選択エッチング法により前記第１のリセスの一の
縁端部の前記半導体層をエッチング法したのち前記レジ
スト膜を除去することにより第２のリセスおよび一対の
コンタクト層を形成する工程と、前記第１の開口直下の
前記エッチング阻止層とショットキー接合をなすゲート
電極を形成する工程とを含むというものである。
る電界効果トランジスタの製造方法は、半導体基板の表
面にチャネル層、キャリア供給層、エッチング阻止層お
よびコンタクト層用の半導体層を順次にエピタキシャル
成長する工程と、前記半導体層の表面に絶縁膜を堆積し
前記絶縁膜にゲート電極に対応する第１の開口を形成し
て前記半導体層の表面を露出させる工程と、前記半導体
層のエッチング速度が前記エッチング阻止層のエッチン
グ速度より大きい等方性の選択エッチング法により前記
第１の開口部とその近傍の前記半導体層を除去して第１
のリセスを形成する工程と、前記第１のリセスの一の縁
端部を露出させる第２の開口を有するレジスト膜を形成
し再び選択エッチング法により前記第１のリセスの一の
縁端部の前記半導体層をエッチング法したのち前記レジ
スト膜を除去することにより第２のリセスおよび一対の
コンタクト層を形成する工程と、前記第１の開口直下の
前記エッチング阻止層とショットキー接合をなすゲート
電極を形成する工程とを含むというものである。
【００１４】キャリア供給層とは独立にエッチング阻止
層を設けるので、リセス形成時にキャリア供給層は全く
エッチングされない。エッチング阻止層はキャリア供給
層およびコンタクト層とヘテロ接合を形成し、ショット
キー電極を設けうる半導体層であればよく、電気抵抗が
大きい場合は厚さを薄くし、特にトンネル電流が流れる
程度に薄くすればよい。例えば、半絶縁性ＧａＡｓ基板
の表面にｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層をエピタキ
シャル成長するときは、エッチング阻止層として厚さ３
ｎｍ前後のＡｌy Ｇａ1-y Ａｓ層（ｙは、０＜ｘ＜ｙ＜
１を満たすある値）を用いることができる。コンタクト
層用にはｎ型ＧａＡｓ層を用い、エッチングにはクェン
酸と過酸化水素と水との混合液を用いればよい。
層を設けるので、リセス形成時にキャリア供給層は全く
エッチングされない。エッチング阻止層はキャリア供給
層およびコンタクト層とヘテロ接合を形成し、ショット
キー電極を設けうる半導体層であればよく、電気抵抗が
大きい場合は厚さを薄くし、特にトンネル電流が流れる
程度に薄くすればよい。例えば、半絶縁性ＧａＡｓ基板
の表面にｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層をエピタキ
シャル成長するときは、エッチング阻止層として厚さ３
ｎｍ前後のＡｌy Ｇａ1-y Ａｓ層（ｙは、０＜ｘ＜ｙ＜
１を満たすある値）を用いることができる。コンタクト
層用にはｎ型ＧａＡｓ層を用い、エッチングにはクェン
酸と過酸化水素と水との混合液を用いればよい。
【００１５】
【作用】絶縁膜に設ける第１の開口寸法でゲート電極長
が定まり、ゲート電極と非対称リセス端との２つの距離
は第１，第２のリセス形成時のエッチングでそれぞれ定
まる。すなわち、コンタクト層用の半導体層の厚さ、エ
ッチング速度および時間により定まり、リソグラフィー
における目合せ精度とは無関係に定まる。
が定まり、ゲート電極と非対称リセス端との２つの距離
は第１，第２のリセス形成時のエッチングでそれぞれ定
まる。すなわち、コンタクト層用の半導体層の厚さ、エ
ッチング速度および時間により定まり、リソグラフィー
における目合せ精度とは無関係に定まる。
【００１６】
【実施例】図１（ａ），（ｂ）〜図５（ａ），（ｂ）は
本発明の第１の実施例の説明のためそれぞれ平面図およ
び断面図を（ａ），（ｂ）に分図して工程順に示す図で
ある。
本発明の第１の実施例の説明のためそれぞれ平面図およ
び断面図を（ａ），（ｂ）に分図して工程順に示す図で
ある。
【００１７】まず図１に示すように、半絶縁性ＧａＡｓ
基板１上に厚さ５００ｎｍのアンドープのＧａＡｓチャ
ネル層２、厚さ３５ｎｍでＳｉドープ（ＮD ＝２×１０
18ｃｍ-3）のｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３
（第２の半導体層）を順次分子線エピタキシ（ＭＢＥ）
法を用いてエピタキシャル成長した後図示のように、メ
サ状にパターニングする。次に、図２に示すように、Ｓ
ｉＯ2 よりなる絶縁膜１１をＣＶＤ法によって２５０ｎ
ｍの厚さに成長する。
基板１上に厚さ５００ｎｍのアンドープのＧａＡｓチャ
ネル層２、厚さ３５ｎｍでＳｉドープ（ＮD ＝２×１０
18ｃｍ-3）のｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３
（第２の半導体層）を順次分子線エピタキシ（ＭＢＥ）
法を用いてエピタキシャル成長した後図示のように、メ
サ状にパターニングする。次に、図２に示すように、Ｓ
ｉＯ2 よりなる絶縁膜１１をＣＶＤ法によって２５０ｎ
ｍの厚さに成長する。
【００１８】次に、電子線リソグラフィー技術によって
ゲート電極に対応した第１の開口（幅０．２μｍのスト
ライプ状の溝部分１３とパッド形成用の溝１３ｐとを有
している。）を有する第１のレジスト膜１２を形成し、
第１のレジスト膜１２をマスクとしてＣＦ4 ガスを用い
た反応性イオンエッチング法（ＲＩＥ）によって絶縁膜
１１に開口を形成する。続いて、第１のレジスト膜１２
及び絶縁膜１１をマスクとしてｎ型ＧａＡｓコンタクト
層４をエッチングして絶縁膜１１の開口のストライプ状
部分（１３）に対して対称な第１のリセス１４（図２
（ａ）に図示は省略。ストライプ状の溝。）を形成す
る。このときのエッチング方法としてＢＣｌ3 とＳＦ6
とを３：１で混合した混合ガスを用いたドライエッチン
グ法を用いる。この方法によれば、ＧａＡｓのＡｌ0.25
Ｇａ0.75Ａｓに対するエッチング速度比が５００以上と
なる等方性エッチングが可能となる。このエッチング方
法を用いてエッチング時間を制御することによって、絶
縁膜開口端とリセス底の端部との距離Ｌ0 を０．１μｍ
とする。選択比が５００以上あるためｎ型Ａｌ0.25Ｇａ
0.75Ａｓ電子供給層３はほとんどエッチングされない。
ゲート電極に対応した第１の開口（幅０．２μｍのスト
ライプ状の溝部分１３とパッド形成用の溝１３ｐとを有
している。）を有する第１のレジスト膜１２を形成し、
第１のレジスト膜１２をマスクとしてＣＦ4 ガスを用い
た反応性イオンエッチング法（ＲＩＥ）によって絶縁膜
１１に開口を形成する。続いて、第１のレジスト膜１２
及び絶縁膜１１をマスクとしてｎ型ＧａＡｓコンタクト
層４をエッチングして絶縁膜１１の開口のストライプ状
部分（１３）に対して対称な第１のリセス１４（図２
（ａ）に図示は省略。ストライプ状の溝。）を形成す
る。このときのエッチング方法としてＢＣｌ3 とＳＦ6
とを３：１で混合した混合ガスを用いたドライエッチン
グ法を用いる。この方法によれば、ＧａＡｓのＡｌ0.25
Ｇａ0.75Ａｓに対するエッチング速度比が５００以上と
なる等方性エッチングが可能となる。このエッチング方
法を用いてエッチング時間を制御することによって、絶
縁膜開口端とリセス底の端部との距離Ｌ0 を０．１μｍ
とする。選択比が５００以上あるためｎ型Ａｌ0.25Ｇａ
0.75Ａｓ電子供給層３はほとんどエッチングされない。
【００１９】次に、図３に示すように、第１のレジスト
膜１２を除去した後、ポジ型ホトレジストを絶縁膜１１
の開口内部を含めて全面に形成し、通常のホトリソグラ
フィー技術によって選択的に露光し、現像することによ
って、第１のリセスであるストライプ状の溝の両側面の
一つ（ソース電極側）１４a が被覆されると同時に、絶
縁膜１１の開口のストライプ状部分（１３）が０．０５
μｍ以上残り、かつ第１のリセス１４のもう一方（ドレ
イン電極側）の側面１４b が覆われないように第２の開
口１６を有する第２のレジスト膜１５を形成する。この
とき、第１のリセス内のドレイン電極側のレジスト膜は
絶縁膜１１を透過した紫外光によって露光できるため、
前述の露光・現像によって除去できる。本実施例ではＬ
o ＝０．１μｍ，Ｌg ＝０．２μｍあり、目合せ精度±
０．１μｍでこのような第２のレジスト膜１３の形成が
可能である。
膜１２を除去した後、ポジ型ホトレジストを絶縁膜１１
の開口内部を含めて全面に形成し、通常のホトリソグラ
フィー技術によって選択的に露光し、現像することによ
って、第１のリセスであるストライプ状の溝の両側面の
一つ（ソース電極側）１４a が被覆されると同時に、絶
縁膜１１の開口のストライプ状部分（１３）が０．０５
μｍ以上残り、かつ第１のリセス１４のもう一方（ドレ
イン電極側）の側面１４b が覆われないように第２の開
口１６を有する第２のレジスト膜１５を形成する。この
とき、第１のリセス内のドレイン電極側のレジスト膜は
絶縁膜１１を透過した紫外光によって露光できるため、
前述の露光・現像によって除去できる。本実施例ではＬ
o ＝０．１μｍ，Ｌg ＝０．２μｍあり、目合せ精度±
０．１μｍでこのような第２のレジスト膜１３の形成が
可能である。
【００２０】この後、前述したＢＣｌ3 とＳＦ6 の混合
ガスを用いたＲＩＥによってエッチングを行うことによ
って、第１のリセス１４のソース電極側端部のｎ型Ｇａ
Ａｓ層４の側面１４a は第２のレジスト膜１３で被覆さ
れているためエッチングされず距離Ｌo は０．１μｍに
保たれるが、ドレイン電極側端部のｎ型ＧａＡｓ層４の
側面１４b は露出しているためエッチングが進行する。
本実施例では絶縁膜１１の開口のストライプ状部分端か
らドレイン電極側リセス端までの距離ＬD が０．３μｍ
になるようにエッチング時間を制御する。こうして第２
のリセス１７（図３（ａ）に図示は省略。ストライプ状
の溝。）ならびにソースコンタクト層（図４の４s ）お
よびドレインコンタクト層（図４の４d ）が形成され
る。
ガスを用いたＲＩＥによってエッチングを行うことによ
って、第１のリセス１４のソース電極側端部のｎ型Ｇａ
Ａｓ層４の側面１４a は第２のレジスト膜１３で被覆さ
れているためエッチングされず距離Ｌo は０．１μｍに
保たれるが、ドレイン電極側端部のｎ型ＧａＡｓ層４の
側面１４b は露出しているためエッチングが進行する。
本実施例では絶縁膜１１の開口のストライプ状部分端か
らドレイン電極側リセス端までの距離ＬD が０．３μｍ
になるようにエッチング時間を制御する。こうして第２
のリセス１７（図３（ａ）に図示は省略。ストライプ状
の溝。）ならびにソースコンタクト層（図４の４s ）お
よびドレインコンタクト層（図４の４d ）が形成され
る。
【００２１】次に、図４に示すように、第２のレジスト
膜１５を除去した後、全面にショットキー電極用の導電
膜６を形成し、第３のレジスト膜１８を通常のホトレジ
スト技術で形成し、第３のレジスト膜１８をマスクにし
て導電膜６をＡｒガスを用いてイオンビームエッチング
法やフッ素系ガスを用いた反応性イオンエッチング法に
よってエッチングすることでゲート電極を得る。図４
（ａ）にはゲート電極（６）の下部の幅の狭い部分およ
びパッド部６p を図示してある。本実施例では導電膜６
としてモリブデン（Ｍｏ）蒸着膜（膜厚１００ｎｍ），
Ｔｉ−Ｎスパッタ膜（膜厚１００ｎｍ），Ｐｔスパッタ
膜（膜厚１０ｎｍ），Ａｕスパッタ膜（膜厚３００ｎ
ｍ）の積層膜を用いている。このとき、ゲート長Ｌg と
なるｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３に接する導
電膜６の幅は指向性のある蒸着法によってＭｏ膜を形成
することによって絶縁膜１１の開口幅とほとんど等しく
形成することができる。従って、ソース電極側のリセス
底部の長さＬ1 はＬ0 と等しくなり、またドレイン電極
側のリセス底部の長さＬ2 はＬD と等しくなる。
膜１５を除去した後、全面にショットキー電極用の導電
膜６を形成し、第３のレジスト膜１８を通常のホトレジ
スト技術で形成し、第３のレジスト膜１８をマスクにし
て導電膜６をＡｒガスを用いてイオンビームエッチング
法やフッ素系ガスを用いた反応性イオンエッチング法に
よってエッチングすることでゲート電極を得る。図４
（ａ）にはゲート電極（６）の下部の幅の狭い部分およ
びパッド部６p を図示してある。本実施例では導電膜６
としてモリブデン（Ｍｏ）蒸着膜（膜厚１００ｎｍ），
Ｔｉ−Ｎスパッタ膜（膜厚１００ｎｍ），Ｐｔスパッタ
膜（膜厚１０ｎｍ），Ａｕスパッタ膜（膜厚３００ｎ
ｍ）の積層膜を用いている。このとき、ゲート長Ｌg と
なるｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３に接する導
電膜６の幅は指向性のある蒸着法によってＭｏ膜を形成
することによって絶縁膜１１の開口幅とほとんど等しく
形成することができる。従って、ソース電極側のリセス
底部の長さＬ1 はＬ0 と等しくなり、またドレイン電極
側のリセス底部の長さＬ2 はＬD と等しくなる。
【００２２】次に、第３のレジスト膜１８を除去し、絶
縁膜１１をバッファード弗酸でエッチング除去し、図５
に示すように、ソース電極配線７及びドレイン電極配線
８となるオーム性電極を形成し、最後に表面安定化用の
保護膜９となるＳｉ−Ｎ膜をプラズマＣＶＤ法で形成
し、ゲート電極パッド６p 、ソース電極配線７およびド
レイン電極配線８上の適当な個処（図示しない）にボン
ディング用の穴を設ける。
縁膜１１をバッファード弗酸でエッチング除去し、図５
に示すように、ソース電極配線７及びドレイン電極配線
８となるオーム性電極を形成し、最後に表面安定化用の
保護膜９となるＳｉ−Ｎ膜をプラズマＣＶＤ法で形成
し、ゲート電極パッド６p 、ソース電極配線７およびド
レイン電極配線８上の適当な個処（図示しない）にボン
ディング用の穴を設ける。
【００２３】こうして形成されたＦＥＴは、ＧａＡｓチ
ャネル層２（意図的に不純物をドーピングせず（アンド
ープ）、技術水準上可能な限り高純度のＧａＡｓ層）と
ｎ型Ａｌ0.25Ｇａ0.75Ａｓ層３とはヘテロ接合をなし、
電子親和力の大きなＧａＡｓチャネル層２内のヘテロ接
合近傍の電子蓄積層に２次元電子ガス（図５（ｂ）に破
線で表示）が蓄積される。なお、ソース電極配線７およ
びドレイン電極配線８にそれぞれ接続されたソースコン
タクト層４s およびドレインコンタクト層４dがソース
電極およびドレイン電極である。
ャネル層２（意図的に不純物をドーピングせず（アンド
ープ）、技術水準上可能な限り高純度のＧａＡｓ層）と
ｎ型Ａｌ0.25Ｇａ0.75Ａｓ層３とはヘテロ接合をなし、
電子親和力の大きなＧａＡｓチャネル層２内のヘテロ接
合近傍の電子蓄積層に２次元電子ガス（図５（ｂ）に破
線で表示）が蓄積される。なお、ソース電極配線７およ
びドレイン電極配線８にそれぞれ接続されたソースコン
タクト層４s およびドレインコンタクト層４dがソース
電極およびドレイン電極である。
【００２４】ゲート電極６に印加されるバイアス電圧に
よってソース電極４s とドレイン電極４d 間のチャネル
層内の２次元電子ガス５の電子濃度を変調し、ソース電
極４s とドレイン電極４d 間の電流を制御する。
よってソース電極４s とドレイン電極４d 間のチャネル
層内の２次元電子ガス５の電子濃度を変調し、ソース電
極４s とドレイン電極４d 間の電流を制御する。
【００２５】ゲート電極長Ｌg は高周波（４ＧＨｚ以
上）で低雑音高電力利得動作ができるように本実施例で
は０．２μｍに設定した。ゲート電極６はｎ型ＧａＡｓ
層４s，４d ではさまれたリセス内に設置されるが、ソ
ース電極側のリセス底部１０aの長さＬ1 はソース電極
４s とゲート電極６間の直列抵抗Ｒs をできるだけ低く
するためゲート電極６とｎ型ＧａＡｓコンタクト層（４
s ）が接することなく、かつできるだけ接近させること
が重要であり本実施例ではＬ1 ＝０．１μｍまで接近さ
せた。また、ドレイン電極側のリセス底部１０b の長さ
Ｌ2 はＧgdを充分に低減させて高電力利得性能を得るた
めＬ2 ＝０．３μｍとした。
上）で低雑音高電力利得動作ができるように本実施例で
は０．２μｍに設定した。ゲート電極６はｎ型ＧａＡｓ
層４s，４d ではさまれたリセス内に設置されるが、ソ
ース電極側のリセス底部１０aの長さＬ1 はソース電極
４s とゲート電極６間の直列抵抗Ｒs をできるだけ低く
するためゲート電極６とｎ型ＧａＡｓコンタクト層（４
s ）が接することなく、かつできるだけ接近させること
が重要であり本実施例ではＬ1 ＝０．１μｍまで接近さ
せた。また、ドレイン電極側のリセス底部１０b の長さ
Ｌ2 はＧgdを充分に低減させて高電力利得性能を得るた
めＬ2 ＝０．３μｍとした。
【００２６】この実施例ではソース電極側のリセス底部
１０a の長さＬ1 が０．１μｍになる様にエッチングし
たが、ｎ型ＧａＡｓコンタクト層４の厚さをＭＢＥ法の
厚さ制御の精度５０±０．５ｎｍに制御できることと、
ＧａＡｓエッチング速度を１０ｎｍ／ｓ程度にすること
でＬ1 の寸法精度は０．１±０．０２μｍが充分達成で
きる。
１０a の長さＬ1 が０．１μｍになる様にエッチングし
たが、ｎ型ＧａＡｓコンタクト層４の厚さをＭＢＥ法の
厚さ制御の精度５０±０．５ｎｍに制御できることと、
ＧａＡｓエッチング速度を１０ｎｍ／ｓ程度にすること
でＬ1 の寸法精度は０．１±０．０２μｍが充分達成で
きる。
【００２７】従来例では、Ｌ1 の寸法は目合せ精度±
０．１μｍの影響で０．２±０．１２μｍ程度に制約さ
れていたが、本実施例では目合せ精度の影響がないため
０．１±０．０２μｍが得られた。それに伴ってソース
電極とゲート電極との間の単位ゲート幅当りの直列抵抗
Ｒs も従来の０．６±０．２Ω・ｍｍ程度から本実施例
では０．５±０．０８Ω・ｍｍとなり、平均値で０．１
Ω・ｍｍ低減されると共にそのばらつきも大幅に改善さ
れた。この結果、オフセットゲート構造を有するＦＥＴ
の高周波帯における雑音性能が向上し、かつそのばらつ
きも低減され、製造歩留が著しく改善された。
０．１μｍの影響で０．２±０．１２μｍ程度に制約さ
れていたが、本実施例では目合せ精度の影響がないため
０．１±０．０２μｍが得られた。それに伴ってソース
電極とゲート電極との間の単位ゲート幅当りの直列抵抗
Ｒs も従来の０．６±０．２Ω・ｍｍ程度から本実施例
では０．５±０．０８Ω・ｍｍとなり、平均値で０．１
Ω・ｍｍ低減されると共にそのばらつきも大幅に改善さ
れた。この結果、オフセットゲート構造を有するＦＥＴ
の高周波帯における雑音性能が向上し、かつそのばらつ
きも低減され、製造歩留が著しく改善された。
【００２８】次に、第２の実施例について説明する。
【００２９】まず、第１の実施例と同様にして、図６
（ａ）に示すように、ＭＢＥ法によって半絶縁性ＧａＡ
ｓ基板１上へ厚さ５００ｎｍのアンドープのＧａＡｓチ
ャネル層２，及び厚さ３５ｎｍでＳｉドープ（ＮD ＝２
×１０18ｃｍ-3）のｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給
層３を順次成長した後、厚さ３ｎｍ（電子がトンネルで
きる程度の厚さであればよい）のアンドープのＡｌ0.4
Ｇａ0.6 Ａｓ層をエッチング阻止層１９としてＭＢＥ法
で成長し、続いて厚さ５０ｎｍでＳｉドープ（ＮD ＝５
×１０18ｃｍ-3）のｎ型ＧａＡｓ層４を成長する。次
に、図６（ｂ）に示すように、絶縁膜１１を成膜し、第
１のレジスト膜１２を形成し、絶縁膜１１に第１の開口
１３を形成する。続いて、第１のリセス１４を形成する
時に、本実施例ではｎ型ＧａＡｓ層４のエッチング方法
としてクエン酸水溶液（５０重量パーセント）と過酸化
水素水（濃度３０％）とを体積比３対１で混合した水溶
液を用いた。第１の実施例と同様に、ＢＣｌ3 とＳＦ6
との混合ガスを用いたＲＩＥによってもよいことは勿論
である。前述の混合水溶液によるときは、ＧａＡｓのＡ
ｌ0.4 Ｇａ0.6 Ａｓに対するエッチング速度比は２００
以上が得られる。また、本実施例では開口幅及び開口端
とリセス底の端部との距離Ｌo は第１の実施例と同じ
く、それぞれ０．２μｍ，０．１μｍとした。
（ａ）に示すように、ＭＢＥ法によって半絶縁性ＧａＡ
ｓ基板１上へ厚さ５００ｎｍのアンドープのＧａＡｓチ
ャネル層２，及び厚さ３５ｎｍでＳｉドープ（ＮD ＝２
×１０18ｃｍ-3）のｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給
層３を順次成長した後、厚さ３ｎｍ（電子がトンネルで
きる程度の厚さであればよい）のアンドープのＡｌ0.4
Ｇａ0.6 Ａｓ層をエッチング阻止層１９としてＭＢＥ法
で成長し、続いて厚さ５０ｎｍでＳｉドープ（ＮD ＝５
×１０18ｃｍ-3）のｎ型ＧａＡｓ層４を成長する。次
に、図６（ｂ）に示すように、絶縁膜１１を成膜し、第
１のレジスト膜１２を形成し、絶縁膜１１に第１の開口
１３を形成する。続いて、第１のリセス１４を形成する
時に、本実施例ではｎ型ＧａＡｓ層４のエッチング方法
としてクエン酸水溶液（５０重量パーセント）と過酸化
水素水（濃度３０％）とを体積比３対１で混合した水溶
液を用いた。第１の実施例と同様に、ＢＣｌ3 とＳＦ6
との混合ガスを用いたＲＩＥによってもよいことは勿論
である。前述の混合水溶液によるときは、ＧａＡｓのＡ
ｌ0.4 Ｇａ0.6 Ａｓに対するエッチング速度比は２００
以上が得られる。また、本実施例では開口幅及び開口端
とリセス底の端部との距離Ｌo は第１の実施例と同じ
く、それぞれ０．２μｍ，０．１μｍとした。
【００３０】続いて、第１の実施例と同様の工程で第１
のレジスト膜１２を除去した後、図６（ｃ）に示すよう
に、第１のリセスのソース電極側側面１４ａが被覆され
ると同時に絶縁膜１１の開口が０．０５μｍ以上確保さ
れ、かつ第１のリセスのドレイン電極側側面１４ｂが覆
われないように、第２の開口１６を設けた第２のレジス
ト膜１５を形成する。この後、前述したクエン酸とＨ2
Ｏ2 の混合水溶液でエッチングを行うことによって、リ
セスのソース電極側端部のｎ型ＧａＡｓ層３の側面１４
a は、第２のレジスト膜１５で被覆されているためエッ
チングされず距離Ｌo は０．１μｍに保たれるが、第１
のリセスのドレイン電極側端部のｎ型ＧａＡｓ層３の側
面１４b は露出しているためエッチングが進行する。本
実施例においても絶縁膜１１の開口端からドレイン電極
リセス端までの距離ＬD が０．３μｍになるようにエッ
チング時間を制御する。
のレジスト膜１２を除去した後、図６（ｃ）に示すよう
に、第１のリセスのソース電極側側面１４ａが被覆され
ると同時に絶縁膜１１の開口が０．０５μｍ以上確保さ
れ、かつ第１のリセスのドレイン電極側側面１４ｂが覆
われないように、第２の開口１６を設けた第２のレジス
ト膜１５を形成する。この後、前述したクエン酸とＨ2
Ｏ2 の混合水溶液でエッチングを行うことによって、リ
セスのソース電極側端部のｎ型ＧａＡｓ層３の側面１４
a は、第２のレジスト膜１５で被覆されているためエッ
チングされず距離Ｌo は０．１μｍに保たれるが、第１
のリセスのドレイン電極側端部のｎ型ＧａＡｓ層３の側
面１４b は露出しているためエッチングが進行する。本
実施例においても絶縁膜１１の開口端からドレイン電極
リセス端までの距離ＬD が０．３μｍになるようにエッ
チング時間を制御する。
【００３１】次に、第１の実施例と同様の工程で、第２
のレジスト膜１５を除去した後、図６（ｄ）に示すよう
に全面に導電膜６を形成し、第３のレジスト膜１８をマ
スクにして導電膜６をＡｒを用いたイオンビームエッチ
ング法やフッ素系ガスを用いた反応性イオンエッチング
法によってエッチングすることでゲート電極を得る。本
実施例では金属膜６としてタングステン（Ｗ）蒸着膜
（膜厚１０ｎｍ），Ｔｉ蒸着膜（膜厚１００ｎｍ），Ｐ
ｔ蒸着膜（膜厚１０ｎｍ），Ａｕ蒸着膜（膜厚３００ｎ
ｍ）の積層膜を用いている。
のレジスト膜１５を除去した後、図６（ｄ）に示すよう
に全面に導電膜６を形成し、第３のレジスト膜１８をマ
スクにして導電膜６をＡｒを用いたイオンビームエッチ
ング法やフッ素系ガスを用いた反応性イオンエッチング
法によってエッチングすることでゲート電極を得る。本
実施例では金属膜６としてタングステン（Ｗ）蒸着膜
（膜厚１０ｎｍ），Ｔｉ蒸着膜（膜厚１００ｎｍ），Ｐ
ｔ蒸着膜（膜厚１０ｎｍ），Ａｕ蒸着膜（膜厚３００ｎ
ｍ）の積層膜を用いている。
【００３２】このとき、ゲート長Ｌｇとなるエッチング
阻止層１９に接する導電膜６の幅は指向性のある蒸着法
によって形成することによって絶縁膜１１の開口幅とほ
とんど等しく形成することができる。従って、ソース電
極側のリセス底部の長さＬ1はＬo と等しくなり、また
ドレイン電極側のリセス底部の長さＬ2 はＬD と等しく
なる。続いて、第１の実施例と同様にして、第３のレジ
スト膜１８を除去し、絶縁膜１１をバッファード弗酸で
エッチング除去し、図７に示すようにソース電極７及び
ドレイン電極８となるオーム性電極を形成し、最後に保
護膜９となるＳｉ−Ｎ膜をプラズマＣＶＤ法で形成して
ＦＥＴが得られる。
阻止層１９に接する導電膜６の幅は指向性のある蒸着法
によって形成することによって絶縁膜１１の開口幅とほ
とんど等しく形成することができる。従って、ソース電
極側のリセス底部の長さＬ1はＬo と等しくなり、また
ドレイン電極側のリセス底部の長さＬ2 はＬD と等しく
なる。続いて、第１の実施例と同様にして、第３のレジ
スト膜１８を除去し、絶縁膜１１をバッファード弗酸で
エッチング除去し、図７に示すようにソース電極７及び
ドレイン電極８となるオーム性電極を形成し、最後に保
護膜９となるＳｉ−Ｎ膜をプラズマＣＶＤ法で形成して
ＦＥＴが得られる。
【００３３】この実施例においても、ソース電極側のリ
セス底部１０a の長さＬ1 が０．１μｍになる様にエッ
チングしたが、ＭＢＥ法の厚さ制御精度からｎ型ＧａＡ
ｓ層４の厚さを５０±０．５ｎｍに制御できること、エ
ッチング液の組成・温度を選択することによってＧａＡ
ｓのエッチング速度を６ｎｍ／ｓ程度にすることでＬ1
の寸法精度は０．１±０．０２μｍが充分達成できる。
セス底部１０a の長さＬ1 が０．１μｍになる様にエッ
チングしたが、ＭＢＥ法の厚さ制御精度からｎ型ＧａＡ
ｓ層４の厚さを５０±０．５ｎｍに制御できること、エ
ッチング液の組成・温度を選択することによってＧａＡ
ｓのエッチング速度を６ｎｍ／ｓ程度にすることでＬ1
の寸法精度は０．１±０．０２μｍが充分達成できる。
【００３４】従来例では、Ｌ1 の寸法が目合せ精度±
０．１のために０．２±０．１２μｍ程度に制約されて
いたが、本実施例においては目合精度によらないため
０．１±０．０２μｍが得られた。これに伴い、ソース
電極とゲート電極との間の直列抵抗Ｒｓも従来の０．６
±０．２Ω・ｍｍから本実施例では０．５±０．０８Ω
・ｍｍとなり、平均値で０．１Ω・ｍｍ低減されると共
に、そのばらつきも大幅に改善された。
０．１のために０．２±０．１２μｍ程度に制約されて
いたが、本実施例においては目合精度によらないため
０．１±０．０２μｍが得られた。これに伴い、ソース
電極とゲート電極との間の直列抵抗Ｒｓも従来の０．６
±０．２Ω・ｍｍから本実施例では０．５±０．０８Ω
・ｍｍとなり、平均値で０．１Ω・ｍｍ低減されると共
に、そのばらつきも大幅に改善された。
【００３５】この結果、オフセットゲート構造を有する
ＦＥＴの高周波帯における雑音性能が向上し、かつその
ばらつきも低減され、製品歩留が著しく改善された。本
実施例は、エッチング阻止層を設けることによって、選
択比が比較的低いウェットエッチングを使用することが
でき、ドライエッチング装置を用いる場合より安直に製
造できる利点がある。
ＦＥＴの高周波帯における雑音性能が向上し、かつその
ばらつきも低減され、製品歩留が著しく改善された。本
実施例は、エッチング阻止層を設けることによって、選
択比が比較的低いウェットエッチングを使用することが
でき、ドライエッチング装置を用いる場合より安直に製
造できる利点がある。
【００３６】なお、以上の説明においてＬg ＝０．２μ
ｍ，Ｌ1 ＝０．１μｍ，Ｌ2 ＝０．３μｍとしたがこの
寸法に限定されるものではない。またエピタキシャル成
長もＭＢＥ法に限るものではない。
ｍ，Ｌ1 ＝０．１μｍ，Ｌ2 ＝０．３μｍとしたがこの
寸法に限定されるものではない。またエピタキシャル成
長もＭＢＥ法に限るものではない。
【００３７】また、ＧａＡｓ−ＡｌＧａＡｓ系を例にあ
げて説明したが、材料はこれに限らない。例えば半絶縁
性ＩｎＰ基板にチャネルやコンタクト層としてＩｎz Ｇ
ａ1-z Ａｓ層（例えばＺ＝０．５３）を、電子供給層な
いしエッチング阻止層としてＩｎt Ａｌ1-t Ａｓ層（例
えばｔ＝０．５２等）を用い、選択エッチング液として
コハク酸を用いることができる。
げて説明したが、材料はこれに限らない。例えば半絶縁
性ＩｎＰ基板にチャネルやコンタクト層としてＩｎz Ｇ
ａ1-z Ａｓ層（例えばＺ＝０．５３）を、電子供給層な
いしエッチング阻止層としてＩｎt Ａｌ1-t Ａｓ層（例
えばｔ＝０．５２等）を用い、選択エッチング液として
コハク酸を用いることができる。
【００３８】更に、キャリアが正孔の場合についても本
発明を適用しうることは当業者にとって明らかであろ
う。
発明を適用しうることは当業者にとって明らかであろ
う。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
半導体ヘテロ接合を形成する異なる半導体間でエッチン
グ速度差の大なる選択エッチング法を用いたサイドエッ
チングによってエッチング用マスクの開口と自己整合的
に対称リセス構造を形成し、その後、再び選択エッチン
グ法を用いたサイドエッチングによって自己整合的にド
レイン電極側のみリセス構造を広げる工程によって、リ
ソグラフィー工程における目合せ精度とは無関係に、ソ
ース電極側のリセス端とゲート電極との間の距離Ｌ1 が
高精度で微細化され、且つ、ドレイン電極側のリセス端
とゲート電極との間の距離Ｌ2 がＬ1 と独立に広がった
リセス内オフセットゲート構造ＦＥＴが容易に製造でき
る。その結果、ソース電極とゲート電極間の直列抵抗Ｒ
ｓの値及びそのばらつきが著しく低減され、同時にゲー
ト電極とドレイン電極間の容量Ｃｇｄも低減できるた
め、高性能なＦＥＴが高い歩留で製造できる。
半導体ヘテロ接合を形成する異なる半導体間でエッチン
グ速度差の大なる選択エッチング法を用いたサイドエッ
チングによってエッチング用マスクの開口と自己整合的
に対称リセス構造を形成し、その後、再び選択エッチン
グ法を用いたサイドエッチングによって自己整合的にド
レイン電極側のみリセス構造を広げる工程によって、リ
ソグラフィー工程における目合せ精度とは無関係に、ソ
ース電極側のリセス端とゲート電極との間の距離Ｌ1 が
高精度で微細化され、且つ、ドレイン電極側のリセス端
とゲート電極との間の距離Ｌ2 がＬ1 と独立に広がった
リセス内オフセットゲート構造ＦＥＴが容易に製造でき
る。その結果、ソース電極とゲート電極間の直列抵抗Ｒ
ｓの値及びそのばらつきが著しく低減され、同時にゲー
ト電極とドレイン電極間の容量Ｃｇｄも低減できるた
め、高性能なＦＥＴが高い歩留で製造できる。
【図１】本発明の第１の実施例の説明に使用する半導体
チップの平面図（図１（ａ））および図１（ａ）のＸ−
Ｘ線拡大断面図（図１（ｂ））である。
チップの平面図（図１（ａ））および図１（ａ）のＸ−
Ｘ線拡大断面図（図１（ｂ））である。
【図２】図１に続いて示す平面図（図２（ａ））および
図２（ａ）のＸ−Ｘ線拡大断面図（図２（ｂ））であ
る。
図２（ａ）のＸ−Ｘ線拡大断面図（図２（ｂ））であ
る。
【図３】図２に続いて示す平面図（図３（ａ））および
図３（ａ）のＸ−Ｘ線拡大断面図（図３（ｂ））であ
る。
図３（ａ）のＸ−Ｘ線拡大断面図（図３（ｂ））であ
る。
【図４】図３に続いて示す平面図（図４（ａ））および
図４（ａ）のＸ−Ｘ線拡大断面図（図４（ｂ））であ
る。
図４（ａ）のＸ−Ｘ線拡大断面図（図４（ｂ））であ
る。
【図５】図４に続いて示す平面図（図５（ａ））および
図５（ａ）のＸ−Ｘ線拡大断面図（図５（ｂ））であ
る。
図５（ａ）のＸ−Ｘ線拡大断面図（図５（ｂ））であ
る。
【図６】本発明の第２の実施例の説明のため（ａ）〜
（ｄ）に分図して示す工程順断面図である。
（ｄ）に分図して示す工程順断面図である。
【図７】図６に続いて示す断面図である。
【図８】第１の従来例の説明のため（ａ），（ｂ）に分
図して示す工程順断面図である。
図して示す工程順断面図である。
【図９】第２の従来例の説明のため（ａ），（ｂ）に分
図して示す工程順断面図である。
図して示す工程順断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓチャネル層 ３ ｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層 ４ ＧａＡｓ層 ５ ２次元電子ガス ６ 導電膜（ゲート電極） ７ ソース電極配線 ８ ドレイン電極配線 ９ 保護膜 １１ 絶縁膜 １２ 第１のレジスト膜 １３ 第１の開孔 １４ 第１のリセス １５ 第２のレジスト膜 １６ 第２の開口 １７ 第２のリセス １８ 第３のレジスト膜 ４１ ＧａＡｓ基板 ４２ ＣＶＤ酸化膜 ４３ 第１のホトレジスト膜 ４４ 第２のホトレジスト膜 ４５−１〜４５−３ 開口 ４６ 開口 ４７ リセス ４８ Ｔｉ−Ａｌ膜 ５１ ＧａＡｓ基板 ５２ 低温成長プラズマ窒化膜の第１のパターン ５３ ＣＶＤ酸化膜 ５４ プラズマ窒化膜 ５５ ホトレジスト膜 ５６ 第２のパターン ５７ リセス ５８ Ｔｉ−Ａｌ膜
Claims (4)
- 【請求項１】 半導体基板の表面にチャネル層、キャリ
ア供給層およびコンタクト層用の半導体層を順次にエピ
タキシャル成長する工程と、前記半導体層の表面に絶縁
膜を堆積し前記絶縁膜にゲート電極に対応する第１の開
口を形成して前記半導体層の表面を露出させる工程と、
前記半導体層のエッチング速度が前記キャリア供給層の
エッチング速度より大きい等方性の選択エッチング法に
より前記第１の開口部とその近傍の前記半導体層を除去
して第１のリセスを形成する工程と、前記第１のリセス
の一の縁端部を露出させる第２の開口を有するレジスト
膜を形成し再び選択エッチング法により前記第１のリセ
スの一の縁端部の前記半導体層をエッチングしたのち前
記レジスト膜を除去することにより第２のリセスおよび
一対のコンタクト層を形成する工程と、前記第１の開口
直下の前記キャリア供給層とショットキー接合をなすゲ
ート電極を形成する工程とを含むことを特徴とする非対
称リセス構造を有する電界効果トランジスタの製造方
法。 - 【請求項２】 半絶縁性ＧａＡｓ基板の表面にＧａＡｓ
チャネル層、ｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層（０＜
ｘ＜１）およびｎ型ＧａＡｓ層を順次に形成する請求項
１記載の非対称リセス構造を有する電界効果トランジス
タの製造方法。 - 【請求項３】 半導体基板の表面にチャネル層、キャリ
ア供給層、エッチング阻止層およびコンタクト層用の半
導体層を順次にエピタキシャル成長する工程と、前記半
導体層の表面に絶縁膜を堆積し前記絶縁膜にゲート電極
に対応する第１の開口を形成して前記半導体層の表面を
露出させる工程と、前記半導体層のエッチング速度が前
記エッチング阻止層のエッチング速度より大きい等方性
の選択エッチング法により前記第１の開口部とその近傍
の前記半導体層を除去して第１のリセスを形成する工程
と、前記第１のリセスの一の縁端部を露出させる第２の
開口を有するレジスト膜を形成し再び選択エッチング法
により前記第１のリセスの一の縁端部の前記半導体層を
エッチング法したのち前記レジスト膜を除去することに
より第２のリセスおよび一対のコンタクト層を形成する
工程と、前記第１の開口直下の前記エッチング阻止層と
ショットキー接合をなすゲート電極を形成する工程とを
含むことを特徴とする非対称構造を有する電界効果トラ
ンジスタの製造方法。 - 【請求項４】 半絶縁性ＧａＡｓ基板の表面にＧａＡｓ
チャネル層、ｎ型Ａｌx Ｇａ1-x Ａｓ電子供給層（０＜
ｘ＜１）、Ａｌy Ｇａ1-y Ａｓエッチング阻止層（０＜
ｘ＜ｙ＜１）およびｎ型ＧａＡｓコンタクト層を順次に
形成する請求項３記載の非対称リセス構造を有する電界
効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061692A JP2725592B2 (ja) | 1994-03-30 | 1994-03-30 | 電界効果トランジスタの製造方法 |
| US08/413,616 US5500381A (en) | 1994-03-30 | 1995-03-30 | Fabrication method of field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061692A JP2725592B2 (ja) | 1994-03-30 | 1994-03-30 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273317A true JPH07273317A (ja) | 1995-10-20 |
| JP2725592B2 JP2725592B2 (ja) | 1998-03-11 |
Family
ID=13178565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061692A Expired - Lifetime JP2725592B2 (ja) | 1994-03-30 | 1994-03-30 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5500381A (ja) |
| JP (1) | JP2725592B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6090649A (en) * | 1997-01-23 | 2000-07-18 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| US6144048A (en) * | 1998-01-13 | 2000-11-07 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| JP2013211408A (ja) * | 2012-03-30 | 2013-10-10 | Sumitomo Electric Device Innovations Inc | 半導体装置 |
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| US5620909A (en) * | 1995-12-04 | 1997-04-15 | Lucent Technologies Inc. | Method of depositing thin passivating film on microminiature semiconductor devices |
| TW301061B (en) * | 1996-06-07 | 1997-03-21 | Ind Tech Res Inst | Manufacturing method of submicron T-type gate |
| KR100517822B1 (ko) * | 2003-12-26 | 2005-09-30 | 한국전자통신연구원 | 전계효과 트랜지스터의 제조 방법 |
| US7439166B1 (en) | 2005-06-11 | 2008-10-21 | Hrl Laboratories, Llc | Method for producing tiered gate structure devices |
| US7608497B1 (en) * | 2006-09-08 | 2009-10-27 | Ivan Milosavljevic | Passivated tiered gate structure transistor and fabrication method |
| US8878245B2 (en) * | 2006-11-30 | 2014-11-04 | Cree, Inc. | Transistors and method for making ohmic contact to transistors |
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| US8368100B2 (en) | 2007-11-14 | 2013-02-05 | Cree, Inc. | Semiconductor light emitting diodes having reflective structures and methods of fabricating same |
| JP5531434B2 (ja) * | 2009-03-31 | 2014-06-25 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US8741715B2 (en) * | 2009-04-29 | 2014-06-03 | Cree, Inc. | Gate electrodes for millimeter-wave operation and methods of fabrication |
| US8728884B1 (en) * | 2009-07-28 | 2014-05-20 | Hrl Laboratories, Llc | Enhancement mode normally-off gallium nitride heterostructure field effect transistor |
| JP6301640B2 (ja) | 2013-11-28 | 2018-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| USD826871S1 (en) | 2014-12-11 | 2018-08-28 | Cree, Inc. | Light emitting diode device |
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| JPS61154177A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体装置の製造方法 |
| US5112763A (en) * | 1988-11-01 | 1992-05-12 | Hewlett-Packard Company | Process for forming a Schottky barrier gate |
| US5231040A (en) * | 1989-04-27 | 1993-07-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a field effect transistor |
| JPH0355852A (ja) * | 1989-07-25 | 1991-03-11 | Sony Corp | 半導体装置の製造方法 |
| JPH03145140A (ja) * | 1989-10-31 | 1991-06-20 | Toshiba Corp | 化合物半導体装置の製造方法 |
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-
1994
- 1994-03-30 JP JP6061692A patent/JP2725592B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-30 US US08/413,616 patent/US5500381A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2725592B2 (ja) | 1998-03-11 |
| US5500381A (en) | 1996-03-19 |
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