KR100517822B1 - 전계효과 트랜지스터의 제조 방법 - Google Patents

전계효과 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 질화물 반도체 전계효과 트랜지스터(Field Effect Transistor)의 제조 방법에 관한 것으로, 기판 상에 상이한 밴드갭을 갖는 제 1 반도체층 및 제 2 반도체층을 형성한 후 상기 제 2 반도체층을 메사 구조로 패터닝하는 단계와, 소스 및 드레인이 형성될 부분의 상기 제 2 반도체층이 노출되도록 제 1 레지스트 패턴을 형성하는 단계와, 전체 상부면에 금속을 증착한 후 리프트 오프 공정을 실시하여 금속으로 이루어진 소스 및 드레인을 형성하는 단계와, 상기 소스 및 드레인과 상기 제 2 반도체층의 오믹 콘택을 위하여 열처리하는 단계와, 상기 소스 및 드레인을 포함하는 전체 상부면에 절연막을 형성한 후 게이트가 형성될 부분의 상기 절연막이 노출되도록 제 2 포토레지스트 패턴을 형성하는 단계와, 게이트가 형성될 부분의 상기 제 2 반도체층이 노출되도록 상기 절연막을 제거하는 단계와, 저온 진공 증착을 위해 상기 기판의 온도를 감소시킨 상태에서 전체 상부면에 금속을 증착하고 리프트-오프 공정 및 상기 절연막 제거 공정을 실시하여 금속으로 이루어진 게이트를 형성하는 단계를 포함한다.

Description

전계효과 트랜지스터의 제조 방법 {Method for manufacturing a field effect transistor}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 질화물 반도체를 이용한 전계효과 트랜지스터의 전기적 특성에 중요한 영향을 미치는 쇼트키 콘택 특성을 개선하기 위한 전계효과 트랜지스터의 제조 방법에 관한 것이다.
높은 밴드갭(bandgap)을 갖는 질화물 반도체를 이용하는 전계효과 트랜지스터로는 HEMT(High Electron Mobility Transistor), HFET 등이 있다. 이와 같은 전계효과 트랜지스터는 도 1에 도시된 바와 같이 기판(1) 상에 적층되며 이종접합을 위해 상이한 밴드갭을 갖는 제 1 및 제 2 반도체층(2 및 3), 소자영역으로 이용되는 제 2 반도체층(3)과 금속 사이에 오믹(Ohmic) 콘택을 형성하는 소오스 및 드레인(4a 및 4b), 그리고 제 2 반도체층(3)과 금속 사이에 쇼트키(Schottky) 콘택을 이루는 게이트(5)로 이루어진다.
소스(4a)에 대하여 드레인(4b)에 양의 전압을 인가하면 전계의 형성에 의해 전자들이 소스(4a)에서 드레인(4b)으로 이동하면서 전류가 흐르게 되는데, 이 때 게이트(5)에 인가되는 전압에 따라 형성되는 공핍층의 두께에 의해 채널을 통해 흐르는 전류의 양이 조절된다. 이와 같은 정류 작용을 위해 게이트는 쇼트키 콘택을 필요로 한다. 따라서 쇼트키 장벽, 역방향 특성, 누설전류 특성은 HEMT 소자, 특히 HEMT 전력증폭기의 증폭 효율과 전력 성능, 주파수 특성을 향상시키는 중요한 요소로 작용한다.
질화물 반도체는 밴드갭 에너지가 큰(large badgap energy) 물질이며, 금속과 콘택을 형성할 때 페르미 준위가 일정한 위치에 고정되는 페르미 레벨 피닝(Fermi level pinning) 현상을 발생시킨다. 따라서 질화물 반도체를 사용하여 높은 장벽을 갖는 쇼트키 콘택을 형성하는 경우 1) 페르미 레벨 피닝 현상의 원인이 되는 반도체 표면의 결점(defect)을 감소시키기 위한 표면처리(surface treatment)를 실시하여 페르미 레벨을 고정시키거나, 2) 높은 일함수(work function)를 갖는 금속 등을 사용하는 기술이 이용되고 있다. 일반적으로 쇼트키 콘택 형성을 위해 사용하는 금속으로는 Pt , Ni, Ru, Ir 등이 있다. 이러한 금속들은 여전히 낮은 쇼트키 장벽을 가지며, 또한 후속 열처리 공정을 필요로 한다.
종래에는 금속 콘택을 형성하기 위해 통상적인 이-빔 증착, 열 증착, 혹은 스퍼터 증착 방법 등을 이용하였다. 이러한 증착법으로 반도체 표면에 금속을 증착하는 경우 금속의 증발(evaporation)을 위해 전류를 흘리는데, 전류의 흐름으로 인해 열이 발생되기 때문에 반도체 기판의 온도가 상승하게 된다. 상온 혹은 상온 이상의 온도에서 반도체 표면에 증착된 금속은 콘택을 형성함과 동시에 반도체 표면의 상태를 변화시켜 결점을 발생시킨다. 이러한 결점은 페르미 레벨 피닝 현상의 원인으로 작용한다. 또한 금속 증착 후에 실시되는 후속 열처리 과정에서 금속과 반도체의 반응에 의해 반도체 표면의 도핑 농도가 변화될 수 있으며, 금속의 뭉침 등으로 인하여 불균일한 접촉면을 갖게 된다. 이와 같은 변화는 반도체 표면에 또 다른 결점의 원인으로 작용하여 쇼트키 장벽이 낮아지게 된다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체와 금속 경계면에서의 반응이 방지되고, 반도체 표면의 결점이 감소되도록 하여 높은 장벽과 낮은 누설전류, 높은 항복전압 특성을 나타내는 쇼트키 콘택 게이트를 형성하는 데 있다.
본 발명의 다른 목적은 전계효과 트랜지스터의 제조 공정에서 발생되는 문제점을 개선하여 소자의 특성을 향상시키는 데 있다.
상기한 목적을 달성하기 위한 본 발명은 기판 상에 상이한 밴드갭을 갖는 제 1 반도체층 및 제 2 반도체층을 형성한 후 상기 제 2 반도체층을 메사 구조로 패터닝하는 단계와, 소스 및 드레인이 형성될 부분의 상기 제 2 반도체층이 노출되도록 제 1 레지스트 패턴을 형성하는 단계와, 전체 상부면에 금속을 증착한 후 리프트 오프 공정을 실시하여 금속으로 이루어진 소스 및 드레인을 형성하는 단계와, 상기 소스 및 드레인과 상기 제 2 반도체층의 오믹 콘택을 위하여 열처리하는 단계와, 상기 소스 및 드레인을 포함하는 전체 상부면에 절연막을 형성한 후 게이트가 형성될 부분의 상기 절연막이 노출되도록 제 2 포토레지스트 패턴을 형성하는 단계와, 게이트가 형성될 부분의 상기 제 2 반도체층이 노출 되도록 상기 절연막을 제거하는 단계와, 저온 진공 증착을 위해 상기 기판의 온도를 감소시킨 상태에서 전체 상부면에 금속을 증착하고 리프트-오프 공정 및 상기 절연막 제거 공정을 실시하여 금속으로 이루어진 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소스 및 드레인, 게이트 형성을 위한 금속은 전자빔 또는 열진공 증착기로 증착하며, 상기 오믹 콘택을 위한 열처리는 300 내지 900℃의 온도 범위에서 실시하는 것을 특징으로 한다.
상기 기판의 온도를 감소시키기 위해 액체 질소를 사용하며, 상기 기판의 온도가 77K 내지 100K 까지 감소된 상태에서 상기 금속을 증착하는 것을 특징으로 한다.
상기 저온 진공 증착은 상기 기판을 진공 증착기의 챔버 내부로 로드하여 기판홀더에 장착하는 단계와, 상기 챔버 내부의 기판홀더에 진공 증착기와 연결된 저온장치를 사용하여 액체 질소를 흘려주며 상기 기판의 온도를 감소시키는 단계와, 진공 상태에서 상기 기판 상에 금속을 증착하는 단계와, 상기 기판홀더에 직류전력을 인가하여 상기 기판의 온도를 상온으로 만드는 단계와, 상기 기판을 상기 챔버 외부로 언로드하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 바람직한 실시예에 의해 본 발명의 목적 및 이점이 보다 명확하게 나타날 것이다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기의 실시예에 의해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 또한, 첨부된 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이며, 상대적인 크기나 간격에 의해 제한되어지지 않아야 한다.
도 2는 본 발명에 따른 전계효과 트랜지스터의 제조 방법을 설명하기 위한 공정 흐름도이며, 도 3a 내지 도 3c는 본 발명에 따른 전계효과 트랜지스터의 제조 과정을 설명하기 위한 단면도이다.
[단계 1(S 100)]
도 3a에 도시된 바와 같이 기판(10) 상에 이종접합이 형성되도록 상이한 밴드갭을 갖는 제 1 반도체층(11)과 제 2 반도체층(12)을 순차적으로 형성한다. 그리고 제 2 반도체층(12)을 패터닝하여 메사(mesa) 구조의 소자영역을 한정한다.
[단계 2(S101)]
상기 제 2 반도체층(12) 상에 포토리소그래피 혹은 이-빔(e-beam) 리소그래피 공정을 이용하여 소스 및 드레인이 형성될 부분이 노출되도록 제 1 레지스트 패턴(도시안됨)을 형성한다.
[단계 3(S102)]
전자빔 또는 열진공 증착기로 전체 상부면에 오믹 콘택 형성을 위한 금속을 증착하고, 리프트-오프(lift-off) 공정으로 제 1 레지스트 패턴 상부에 증착된 불필요한 금속을 제거하면 금속으로 이루어진 소스 및 드레인(13a 및 13b)이 형성된다. 이 때 상기 소스 및 드레인(13a 및 13b) 형성을 위해 다층 구조의 금속층을 형성할 수도 있다.
[단계 4(S103)]
소스 및 드레인(13a 및 13b)과 제 2 반도체층(12)의 오믹 콘택을 위하여 열처리한다. 이 때 열처리 온도는 기판의 성장 온도와 금속층과의 물리적, 화학적 특성 및 오믹 콘택의 목적에 따라 결정하는데, GaN/AlxGa1-xN HEMT 소자의 경우 300℃ 이상의 온도 예를 들어, 300 ~ 900℃ 범위에서 실시한다.
[단계 5(S104)]
도 3b에 도시된 바와 같이 소스 및 드레인(13a 및 13b)을 포함하는 전체 상부면에 SiNx, SiO2 또는 Al2O3 등을 증착하여 절연막(14)을 형성한다. 상기 절연막(14)은 티(T) 또는 감마 게이트를 형성하기 위한 목적과 저온 증착법을 사용한 쇼트키 게이트 형성을 위한 목적으로 형성한다.
[단계 6(S105)]
포토리소그래피 혹은 이-빔리소그래피 공정으로 소스 및 드레인(13a 및 13b) 사이의 게이트가 형성될 부분의 절연막(14)이 소정 부분 노출되도록 제 2 포토레지스트 패턴(15)을 형성한 후 노출된 부분의 절연막(14)을 식각하여 게이트가 형성될 부분의 제 2 반도체층(12)을 노출시킨다.
[단계 7(S106)]
저온 진공 증착을 위해 액체 질소를 이용하여 기판(10)의 온도를 77K 까지 감소시킨 상태에서 전체 상부면에 금속을 증착한다. 리프트-오프(lift-off) 공정과 절연막을 제거하는 공정으로 제 2 레지스트 패턴(15) 상부에 증착된 불필요한 금속을 제거하면 도 3c에 도시된 바와 같이 금속으로 이루어진 게이트(16)가 형성된다.
상기 진공 저온 증착은 진공 증착기의 챔버 내에서 진행한다. 진공 증착기에는 열전대(thermocouple)와 저온장치(cryostat)가 구비된 금속 샘플홀더(sample holder)가 구비된다. 상기 기판(10)을 상기 챔버 내부로 로드하여 기판홀더에 장착한 후 상기 증착기에 연결된 저온장치 (cryostat)를 사용하여 액체 질소를 흘려주어 기판(10)의 온도를 액체 질소의 온도인 77K 정도까지 내려준다. 기판(10)의 온도가 77K 내지 100K 범위에 이르면 금속을 증착한다. 이 때 진공 증착기 내부의 진공도는 10-8 torr 까지 유지시킨다. 상기와 같이 저온에서 금속을 증착한 후 기판홀더에 직류전력(DC power)을 천천히 인가하여 기판(10)의 온도를 상온으로 만든 후 챔버(chamber)를 열고 기판(10)을 외부로 언로드(unload) 한다. 리프트 오프 공정과 상기 절연막을 제거하는 공정을 실시하여 불필요한 영역의 금속과 레지스트 패턴(15)을 제거한다.
액체 질소를 이용하여 기판의 온도를 77K 까지 감소시킬 경우, 기판 위에 형성되어 있는 레지스트 패턴이 77K 의 저온 상태에서 손상되어 게이트 형성을 위한 리프트 오프 공정을 용이하게 진행할 수 없게 된다. 특히, 금속 패턴이 깨끗하게 형성되지 않으며, 패턴의 가장자리(edge) 형상이 명확해지지 않는 등 심각한 문제가 발생될 수 있다. 본 발명에서는 이러한 문제점을 해결하기 위하여 포토레지스터 패턴 아래에 절연층을 형성한다. 포토레지스트 패턴 하부에 절연층을 형성하므로써 리프트 오프 공정으로 제거되지 않은 금속은 포토레지스트 하부에 증착된 절연층을 제거하므로써 완전하게 제거되어 질 수 있다.
이상, 바람직한 실시예를 들어 본 발명을 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상기한 바와 같이 본 발명은 액체 질소를 이용하여 기판을 저온으로 유지시킨 상태에서 저온 진공 증착법으로 게이트 형성을 위한 금속을 증착하므로써 높은 쇼트키 장벽을 갖는 쇼트키 콘택을 얻을 수 있다. 본 발명에 따르면 고온의 열처리를 실시하지 않으므로 금속과 반도체의 화학적 반응이 방지되어 반도체 표면에 결점이 발생되지 않으며, 금속의 확산이나 합금(alloy)이 방지된다. 또한, 금속의 뭉침, 힐록 또는 볼링업 현상이 방지되어 금속의 형태(morphology)나 균일도(uniformity)가 향상되며, 수평 방향으로의 금속의 팽창이 방지되어 디자인된 크기의 활성영역을 확보할 수 있다. 따라서 디자인 신뢰성을 유지하며 소자의 전기적 단락(short) 현상을 방지할 수 있을 뿐만 아니라, 저온 증착법으로 인한 추가 공정없이 오히려 열처리 단계의 감소로 인해 공정이 단순화되므로 소자의 제조 비용이 감소된다.
도 1은 질화물 반도체를 이용하는 종래의 전계효과 트랜지스터를 설명하기 위한 단면도.
도 2는 본 발명에 따른 전계효과 트랜지스터의 제조 방법을 설명하기 위한 공정 흐름도.
도 3a 내지 도 3c는 본 발명에 따른 전계효과 트랜지스터의 제조 과정을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 10: 기판
2, 11: 제 1 반도체층
3, 12: 제 2 반도체층
4a, 13a: 소스
4b, 13b: 드레인
5, 16: 게이트
14: 절연막
15: 포토레지스트 패턴

Claims (8)

  1. 기판 상에 상이한 밴드갭을 갖는 제 1 반도체층 및 제 2 반도체층을 형성한 후 상기 제 2 반도체층을 메사 구조로 패터닝하는 단계와,
    소스 및 드레인이 형성될 부분의 상기 제 2 반도체층이 노출되도록 제 1 레지스트 패턴을 형성하는 단계와,
    전체 상부면에 금속을 증착한 후 리프트 오프 공정을 실시하여 금속으로 이루어진 소스 및 드레인을 형성하는 단계와,
    상기 소스 및 드레인과 상기 제 2 반도체층의 오믹 콘택을 위하여 열처리하는 단계와,
    상기 소스 및 드레인을 포함하는 전체 상부면에 절연막을 형성한 후 게이트가 형성될 부분의 상기 절연막이 노출되도록 제 2 포토레지스트 패턴을 형성하는 단계와,
    상기 노출된 부분의 상기 절연막을 식각하여 상기 게이트가 형성될 부분의 상기 제 2 반도체층을 노출시키는 단계와,
    저온 진공 증착을 위해 상기 기판의 온도를 감소시킨 상태에서 전체 상부면에 금속을 증착하고 리프트-오프 공정 및 절연막 제거 공정을 실시하여 금속으로 이루어진 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서, 상기 게이트 형성을 위한 금속은 전자빔 또는 열진공 증착기로 증착하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서, 상기 오믹 콘택을 위한 열처리는 300 내지 900℃의 온도 범위 에서 실시하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서, 저온 증착법을 이용하기 위하여 상기 절연막을 SiNx , SiO2 또는 Al2O3 으로 형성하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서, 상기 기판의 온도를 감소시키기 위해 액체 질소를 사용하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서, 상기 기판의 온도가 77K 내지 100K 까지 감소된 상태에서 상기 금속을 증착하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서, 상기 저온 진공 증착은 상기 기판을 진공 증착기의 챔버 내부로 로드하여 기판홀더에 장착하는 단계와,
    상기 챔버 내부로 액체 질소를 흘려주며 상기 기판의 온도를 감소시키는 단계와,
    진공 상태에서 상기 기판 상에 금속을 증착하는 단계와,
    상기 기판홀더에 직류전력을 인가하여 상기 기판의 온도를 상온으로 만드는 단계와,
    상기 기판을 상기 챔버 외부로 언로드하는 단계로 이루어지는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서, 상기 챔버에 저온 증착을 위하여 저온장치가 구비된 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
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