JP5584090B2 - Ｄｃ−ｄｃコンバータ - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置では、バックレギュレータコンバータのように、高電圧側トランジスタと低電圧側トランジスタを接続する構造が知られている。バックレギュレータコンバータは、直流高電圧を直流低電圧に変換するために使用される装置であり、高電圧側と低電圧側のそれぞれのトランジスタとして例えば電界効果トランジスタ（ＦＥＴ）が使用される。そのようなＦＥＴとして、例えば高電子移動度トランジスタ（ＨＥＭＴ）などがある。
また、III族窒化物デバイスである低電圧側と高電圧側のドライバスイッチのそれぞれを１つの半導体基板に形成し、さらにドライバスイッチ同士を絶縁するトレンチを半導体基板に形成する構造を有するパワー管理装置が知られている。そのトレンチは、絶縁体により満たされる。また、低電圧側と高電圧側のそれぞれのドライバスイッチは、ドレイン電極、ソース電極及びゲート電極を有している。
この場合、低電圧側パワースイッチと高電圧側パワースイッチは、ワイヤボンドにより接続される。また、基板をフリップチップ実装するために、導電性ビア及びバンプを用いることもある。
その他に、ＤＣ−ＤＣコンバータとして、高電圧側トランジスタと低電圧側トランジスタを異なる半導体基板に形成するとともに、それらのトランジスタを基板上の配線により接続する構造が知られている。
また、高電圧側トランジスタと低電圧側トランジスタが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、低電圧側トランジスタと、その低電圧側トランジスタに並列に接続されるショットキーバリアダイオードとを同一の半導体チップ内に形成する構造が知られている。
その非絶縁型ＤＣ−ＤＣコンバータは、ショットキーバリアダイオードの形成領域を半導体チップの中央に配置するとともに、その両側に低電圧側トランジスタの形成領域を配置する構造を有している。さらに、半導体チップの主面の両長辺近傍のゲートフィンガから中央のショットキーバリアダイオードの形成領域に向かって、その形成領域を挟み込むように複数本のゲートフィンガを延在配置した構造を有している。
また、ＤＣ−ＤＣコンバータ用の高電圧側トランジスタと低電圧側トランジスタをシリコン基板の異なる領域に形成する構造が知られている。この構造では、低電圧側トランジスタのドレイン領域がシリコン基板の下面側に形成され、さらに、高電圧側トランジスタのソース領域がシリコン基板の上層に形成されている。低電圧側トランジスタのドレイン領域と高電圧側トランジスタのソース領域は、基板を貫通させるトレンチ内の接続部材を介して接続される。
特開２００８−１８７１６７号公報 特開２００５−２０３７６６号公報 特開２００６−０４９３４１号公報 特開２００９−１７０７４７号公報
高電圧側トランジスタと低電圧側トランジスタを接続するためのワイヤ或いは配線が増えるほど回路内のインダクタンス、抵抗が増加し、バックレギュレータコンバータなどの性能が低下するおそれがある。
本発明の目的は、特性をさらに向上するための半導体装置を提供することにある。
本発明の１つの観点によれば、高電圧側電界効果トランジスタと低圧側電界効果トランジスタを有する半導体装置において、前記高電圧側電界効果トランジスタの高電圧側ドレイン電極と、前記高電圧側ドレイン電極の一側方に間隔をおいて形成される高電圧側ゲート電極と、前記高電圧側ゲート電極の一側方に間隔をおいて形成され、前記高電圧側電界効果トランジスタのソース電極であり、前記低電圧側電界効果トランジスタのドレイン電極であるソース兼ドレイン電極と、前記ソース兼ドレイン電極の一側方に間隔をおいて形成される前記低電圧側電界効果トランジスタの第１の低電圧側ゲート電極と、前記第１の低電圧側ゲート電極の一側方に間隔をおいて形成される前記低電圧側電界効果トランジスタの第１の低電圧側ソース電極と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。また、前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。
本発明によれば、高電圧側電界効果トランジスタのソース電極とこれに隣接する低電圧側電界効果トランジスタのドレイン電極をソース兼ドレイン電極で共有している。これにより、高電圧側電界効果トランジスタと低電圧側電界効果トランジスタを相互接続する配線が減るので、配線のインダクタンス、抵抗に起因する回路の性能低下が防止される。しかも、高電圧側電界効果トランジスタと低電圧側電界効果トランジスタの間に素子分離領域が不要になるので、素子の集積度が高くなる。
図１は、実施形態に係る半導体装置を示す平面図である。 図２Ａ、図２Ｂ及び図２Ｃは、実施形態に係る半導体装置を示す断面図である。 図３Ａ、図３Ｂは、実施形態に係る半導体装置の等価回路図である。 図４は、実施形態に係る半導体装置における別の配線例を示す平面図である。
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
図１は、本発明の実施形態に係る半導体装置を示す平面図、図２Ａ〜図２Ｃは、それぞれ図１のＩ−Ｉ線、II−II線、III-III 線に沿った断面図である。
図１、図２Ａ〜図２Ｃにおいて、シリコン基板１の上には、例えば有機金属気相成長法（ＭＯＣＶＤ）法により、バッファ層２、窒化ガリウム（ＧａＮ）チャネル層３及び窒化ガリウム・アルミニウム（ＡｌＧａＮ）電子供給層４が順に形成されている。チャネル層
３において、電子供給層４との境界領域には自発分極とピエゾ分極により二次元電子ガス２ＤＥＧが発生する。なお、バッファ層２として例えばＡｌＮ／ＧａＮ層又はＡｌＧａＮ層が形成される。
電子供給層４上には、第１の高電圧側ドレイン電極１１ａと第１の高電圧側ゲート電極１２ａが一方向に間隔をおいて順に形成されている。また、電子供給層４上において、高電圧側ゲート電極１２ａの一側方には、間隔をおいてストライプ状の第１のソース兼ドレイン（ソース／ドレイン）電極１３ａが形成されている。
また、電子供給層４上において、第１のソース／ドレイン電極１３ａの一側方には、ストライプ状の第１〜第６の低電圧側ゲート電極１４ａ〜１４ｆが間隔をおいて順に形成されている。第１〜第６の低電圧側ゲート電極１４ａ〜１４ｆの間の領域のうち第１のソース／ドレイン電極１３ａから数えて奇数番目の領域には、低電圧側ゲート電極１４ａ〜１４ｆから間隔をおいて低電圧側ソース電極１５ａ、１５ｂ、１５ｃが形成されている。
また、第１〜第６の低電圧側ゲート電極１４ａ〜１４ｆの間の領域のうち第１のソース／ドレイン電極１３ａから数えて偶数番目の領域には、低電圧側ゲート電極１４ａ〜１４ｆから間隔をおいて低電圧側ドレイン電極１６ａ、１６ｂが形成されている。
さらに、第１の高電圧側ゲート電極１２ａから最も離れた第６の低電圧側ゲート電極１４ｆの一側方には、互いに間隔をおいて第２のソース／ドレイン電極１３ｂ、第２の高電圧側ゲート電極１２ｂ及び第２の高電圧側ドレイン電極１１ｂが順に形成されている。
第１、第２の高電圧側ゲート電極１２ａ、１２ｂの一端は、高電圧側ゲート配線１７に接続されている。また、第１〜第６の低電圧側ゲート電極１４ａ〜１４ｆの他端は、低電圧側ゲート配線１８に接続されている。
第１、第２のソース／ドレイン電極１３ａ、１３ｂ、低電圧側ドレイン電極１６ａ、１６ｂ及び低電圧側ソース電極１５ａ、１５ｂ、１５ｃは、電子供給層４上に形成される導電膜をパターニングすることにより形成される。導電膜として、電子供給層４にオーミック接触する材料、例えば、チタン層とアルミニウム層の積層構造層が電子供給層４上に形成される。
また、第１、第２の高電圧側ドレイン電極１１ａ、１１ｂ、第１、第２のソース／ドレイン電極１３ａ、１３ｂ、低電圧側ソース電極１５ａ〜１５ｃ、低電圧側ドレイン電極１６ａ、１６ｂのそれぞれの間の電子供給層４上には誘電体層５が形成されている。誘電体層５として例えば酸化アルミニウム層が形成され、酸化アルミニウム層は、例えば、レジストパターンを使用するリフトオフ法によりパターニングされる。
第１、第２の高電圧側ゲート電極１２ａ、１２ｂ、高電圧側ゲート配線１７、低電圧側ゲート電極１４ａ〜１４ｆ、低電圧側ゲート配線１８は、誘電体層５上に形成される導電層をパターニングすることにより形成される。その導電層として、例えばアルミニウム層を形成する。
なお、第１、第２の高電圧側ゲート電極１２ａ、１２ｂ、低電圧側ゲート電極１４ａ〜１４ｆの材料として、電子供給層４にショットキー接続する金属材料を選択してもよい。この場合、第１、第２の高電圧側ゲート電極１２ａ、１２ｂ、低電圧側ゲート電極１４ａ〜１４ｆと電子供給層４の間には誘電体層は形成されない。
第１、第２高電圧側ゲート電極１２ａ、１２ｂ、低電圧側ゲート電極１４ａ〜１４ｆは
ストライプ形状を有し、それらの幅は例えば約０．５μｍである。また、第１、第２高電圧側ドレイン電極１１ａ、１１ｂ、第１、第２ソース／ドレイン電極１３ａ、１３ｂ、低電圧側ソース電極１５ａ〜１５ｃ、低電圧側ドレイン電極１６ａ、１６ｂは、ストライプ形状を有し、それらの幅は例えば約１μｍ〜２μｍである。
電子供給層４上には、図２Ａ〜図２Ｃに示すように、高電圧側ゲート電極１２ａ、１２ｂ、高電圧側ドレイン電極１１ａ、１１ｂ、高電圧側ゲート配線１７及びソース／ドレイン電極１３ａ、１３ｂを覆う絶縁層１９が形成されている。また、絶縁膜１９は、低電圧側ゲート電極１４ａ〜１４ｆ、低電圧側ソース電極１５ａ〜１５ｃ、低電圧用ドレイン電極１６ａ、１６ｂ、低電圧側ゲート配線１８も覆う。絶縁膜１９として、例えば、酸化シリコン層又は窒化シリコン層がＣＶＤ法により形成される。なお、絶縁膜１９と上記の誘電体層５は、図１の平面図では省略されている。
第１の高電圧側ゲート電極１２ａ、第１の高電圧側ドレイン電極１１ａ及び第１のソース／ドレイン電極１３ａを含む１つの領域と、その領域の下方の電子供給層４、チャネル層３等により、第１の高電圧側ＨＥＭＴ２０ａが形成される。
同様に、第２の高電圧側ゲート電極１２ｂ、第２の高電圧側ドレイン電極１１ｂ及び第２のソース／ドレイン電極１３ｂ、電子供給層４、チャネル層３等により、第２の高電圧側ＨＥＭＴ２０ｂが形成される。
また、第１の低電圧用ゲート電極１４ａとその両側の第１のソース／ドレイン電極１３ａ、ソース領域１５ａを含む領域と、その領域の下方の電子供給層４、チャネル層３等により１つの低電圧側ＨＥＭＴ２１ａが形成される。同様に、第６の低電圧用ゲート電極１４ｆとその両側の第２のソース／ドレイン電極１３ｂ、ソース領域１５ｃを含む領域と、その領域の下方の電子供給層４、チャネル層３等により１つの低電圧側ＨＥＭＴ２１ｆが形成される。
さらに、第２〜第５の低電圧用ゲート電極１４ｂ〜１４ｅとそれらの間に隣接する低電圧側ソース電極１５ａ〜１５ｃ、低電圧側ドレイン電極１６ａ、１６ｂを含む領域と、その領域の下方の電子供給層４、チャネル層３等により、４つの低電圧側ＨＥＭＴ２１ｂ〜２１ｅが形成される。
第１の高電圧側ゲート電極１２ａを含む第１の高電圧側ＨＥＭＴ２０ａとこれに隣接する３つの低電圧側ＨＥＭＴ２１ａ〜２１ｃによって第１のバックレギュレータ回路１０ａが形成される。また、第２の高電圧側ゲート電極１２ｂを含む第２の高電圧側ＨＥＭＴ２０ｂとこれに隣接する３つの低電圧側ＨＥＭＴ２１ｄ〜２１ｆによって第２のバックレギュレータ回路１０ｂが形成される。
第１のバックレギュレータ回路１０ａと第２のバックレギュレータ回路１０ｂの境界は、第１、第２の高電圧側ゲート電極１２ａ、１２ｂの間の領域の中央に位置する低電圧側ソース電極１５ｂに存在する。即ち、第１、第２のバックレギュレータ回路１０ａ、１０ｂは、中央の低電圧側ソース電極１５ｂを中心に線対称に形成されている。
図２Ａに示す絶縁層１９において、図１に示す高電圧側ゲート配線１７に近い領域には、第１、第２の高電圧側ドレイン電極１１ａ、１１ｂのそれぞれに達する複数の第１のビアホール１９ａが形成されている。また、図２Ｂに示す絶縁層１９において、図１に示す第１、第２のソース／ドレイン電極１３ａ、１３ｂ及び低電圧側ドレイン電極１６ａ、１６ｂの中央領域の上には、それらの電極の上面に達する複数の第２のビアホール１９ｂが形成されている。さらに、図２Ｃに示す絶縁層１９において、図１に示す低電圧側ゲート
配線１８に近い領域には、低電圧側ソース電極１５ａ、１５ｂ、１５ｃのそれぞれの上面に達する複数の第３のビアホール１９ｃが形成されている。
絶縁層１９の上には、第１のビアホール１９ａを通して第１、第２の高電圧側ドレイン電極１１ａ、１１ｂに接続される電圧印加用配線２３が形成されている。電圧印加用配線２３は、第１、第２の高電圧側ゲート電極１２ａ、１２ｂ、低電圧側ゲート電極１４ａ〜１４ｆの長手方向に交差するストライプ形状を有している。
また、絶縁層１９の上には、第２のビアホール１９ｂを通してそれらの下の第１、第２のソース／ドレイン電極１３ａ、１３ｂ及び低電圧用ドレイン電極１６ａ、１６ｂに接続される出力用配線２４がストライプ状に形成されている。出力用配線２４は、電圧印加用配線２３に間隔をおいて隣接する。
さらに、絶縁層１９の上には、第３のビアホール１９ｃを通してそれらの下の低電圧側ソース電極１５ｂ、１５ｂ、１５ｃに接続される接地用配線２５がストライプ状に形成されている。接地用配線２５は、出力用配線２４に間隔をおいて隣接する。
電圧印加用配線２３、出力用配線２４及び接地用配線２５は、絶縁層１９上に形成される金、アルミニウム等の金属膜をパターニングすることにより形成される。
以上のような高電圧側ＨＥＭＴ２０ａ、２０ｂ、低電圧側ＨＥＭＴ２１ａ〜２１ｆにより、図３Ａの等価回路で示される第１のバックレギュレータ回路１０ａが形成される。
即ち、図１、図２Ａ〜図２Ｃ、図３Ａにおいて、第１の高電圧側ＨＥＭＴ２０ａは、第１のソース／ドレイン電極１３ａ、出力用配線２４及び接地用配線２５を介して３つの低電圧側ＨＥＭＴ２１ａ〜２１ｃに対して直列に接続される。また、第１の高電圧側ＨＥＭＴ２０ａに接続される３つの低電圧側ＨＥＭＴ２１ａ〜２１ｃは、低電圧側ソース電極１５ａ〜１５ｃ、低電圧側ドレイン電極１６ａ、１６ｂ、出力用配線２４及び接地用配線２５を介して互いに並列に接続される。
第１の高電圧側ＨＥＭＴ２０ａの第１の高電圧側ドレイン電極１１ａは、電圧Ｖｉｎが印可される第１端子３１に電圧印加用配線２３を介して接続される。第１の高電圧側ＨＥＭＴ２０ａの高電圧側ゲート電極１２ａは、制御信号電圧ＶＧＨが印可される第２端子３２に高電圧側ゲート配線１７を介して接続される。
第１の高電圧側ＨＥＭＴ２０ａに隣接する３つの低電圧側ＨＥＭＴ２１ａ〜２１ｃの低電圧側ゲート電極１４ａ〜１４ｃは、同期信号電圧ＶＧＬが印可される第３の端子３３に低電圧側ゲート配線１８を介して接続される。
また、第１のソース／ドレイン電極１３ａは、低電圧側ＨＥＭＴ２１ａのドレイン電極となるとともに、電圧側ＨＥＭＴ２０ａのソース電極となる共有電極である。そして、第１のソース／ドレイン電極１３ａと低圧側ドレイン電極１６ａは、出力用配線２４を介して出力端子３４に接続される。出力端子３４からは出力電圧Ｖｓｗが出力される。
さらに、第１の高電圧側ＨＥＭＴ２０ａに隣接する３つの低電圧側ＨＥＭＴ２１ａ〜２１ｃにおいて共有する低電圧側ソース電極１５ａ、１５ｂは、接地用配線２５を介して接地端子３５に接続されている。接地端子３５は、電源電圧Ｖｉｎよりも低い接地電圧ＶＧＮＤに設定される。
第２のバックレギュレータ回路１０ｂでも第１のバックレギュレータ回路１０ａと同様
な回路構成を有している。その回路において、第２の高電圧側ＨＥＭＴ２０ｂは、第２のソース／ドレイン電極１３ｂ、出力用配線２４を介して３つの低電圧側ＨＥＭＴ２１ｄ〜２１ｆに対して直列に接続される。また、それら３つの低電圧側ＨＥＭＴ２１ｄ〜２１ｆは、低電圧側ソース電極１５ｂ、１５ｃ、低電圧側ドレイン電極１６ｂ、出力用配線２４及び接地用配線２５を介して互いに並列に接続される。
第１、第２のバックレギュレータ回路１０ａ、１０ｂのそれぞれにおいて、３つの低電圧側ＨＥＭＴ２１ａ〜２１ｃ、２１ｄ〜２１ｆは等価的に１つの低電圧側ＨＥＭＴ２６ａ、２６ｂで示される。また、第１、第２の高電圧側ドレイン電極１１ａ、１１ｂは、電圧印加用配線２３を介して互いに接続されている。さらに、低電圧側ＨＥＭＴ２６ａ、２６ｂは、出力用配線２４及び接地用配線２５を介して互いに並列に接続されている。
これにより、第１、第２のバックレギュレータ回路１０ａ、１０ｂは、図３Ｂに示すように、並列に接続される。
第１、第２のバックレギュレータ回路１０ａ、１０ｂの動作として、例えば、第１、第２の高電圧側ＨＥＭＴ２０ａ、２０ｂの第１、第２の高電圧側ドレイン電極１１ａ、１１ｂに正の電圧Ｖｉｎを印加する。
その状態で、高電圧側ゲート配線１７、低電圧側ゲート配線１８にそれぞれ異なるオン信号、オフ信号を交互に印可し、これにより出力端子３４から高電圧と低電圧を交互に出力させる。又は、その状態で、高電圧側ゲート配線１７にオン電圧を印可した状態で、低電圧ゲート配線１８にオン信号とオフ信号を交互に印可して、出力端子３４から高電圧と低電圧を交互に出力させてもよい。
以上の実施形態において、高電圧側ＨＥＭＴ２０ａ、２０ｂのソース電極とこれに隣接する低電圧側ＨＥＭＴ２１ａ、２１ｆのドレイン電極として、第１、第２のソース／ドレイン電極１３ａ、１３ｂを共有している。
これにより、高電圧側ＨＥＭＴ２０ａ、２０ｂと低電圧側ＨＥＭＴ２１ａ、２１ｆを相互接続する配線が不要になるので、配線のインダクタンス、抵抗に起因するバックレギュレータ回路１０ａ、１０ｂの性能低下が防止される。しかも、高電圧側ＨＥＭＴ２０ａ、２０ｂと低電圧側ＨＥＭＴ２１ａ、２１ｆの間に素子分離領域が不要になるので、素子の集積度が高くなる。
また、隣り合う低電圧側ＨＥＭＴ２１ａ〜２１ｆでは、低電圧側ソース電極１５ａ〜１５ｃとドレイン電極１６ａ、１６ｂを共有している。これにより、隣接する低電圧側ＨＥＭＴ２１ａ〜２１ｆを接続するために別の相互接続用配線が不要になるので、相互接続用配線のインダクタンス、抵抗に起因するバックレギュレータ回路１０ａ、１０ｂの性能が向上する。しかも、隣接する低電圧側ＨＥＭＴ２１ａ〜２１ｆの間に素子分離領域が不要になるので、素子の集積度が高くなる。
ところで、高電圧側ＨＥＭＴ２０ａ、２０ｂ、低電圧側ＨＥＭＴ２１ａ〜２１ｆを互いに接続するために絶縁層１９上に形成される電圧印加用配線２３、出力用配線２４及び接地用配線２５は、それぞれ図４に示すように複数形成してもよい。
なお、図４では、絶縁層１９と上記の誘電体層５は省略されている。また、図４のIV−IV線、Ｖ−Ｖ線、VI−VI線の断面図は、それぞれ図２Ａ、図２Ｂ、図２Ｃとほぼ同様になる。
図４において、絶縁層１９の上には、高電圧側ゲート電極１２ａ、１２ｂ、低電圧側ゲート電極１４ａ〜１４ｆの長手方向に交差するストライプ状の電圧印加用配線２３ａ〜２３ｃ、出力用配線２４ａ、２４ｂ及び接地用配線２５ａ、２５ｂが複数形成されている。
電圧印加用配線２３ａ、２３ｂ、出力用配線２４ａ、２４ｂ及び接地用配線２５ａ、２５ｂは、高電圧側ゲート配線１７から低電圧側ゲート配線１８に向かって交互に間隔をおいてそれぞれ２つずつ形成されている。さらに、低電圧側ゲート配線１８に最も近い接地用配線２５ｂに対して出力配線２４ｂと反対側には、接地用配線２５ｂから間隔をおいて３つ目の電圧印加用配線２３ｃが形成されている。
３つの電圧印加用配線２３ａ〜２３ｃは、絶縁層１９内に離れて形成される複数の第１のビアホール１９ａを通して第１、第２の高電圧側ドレイン電極１１ａ、１１ｂに接続される。２つの出力用配線２４ａ、２４ｂは、絶縁層１９内に離れて形成される複数の第２のビアホール１９ｂを通して第１、第２のソース／ドレイン電極１３ａ、１３ｂ及び低電圧側ドレイン電極１６ａ、１６ｂに接続される。また、２つの接地用配線２５ａ、２５ｂは、絶縁層１９内に離れて形成される複数の第３のビアホール１９ｃを通して、低電圧側ソース電極１５ａ〜１５ｃに接続される。
３つの電圧印加用配線２３ａ〜２３ｃの一方の端部は、絶縁層１９上に形成される第１の配線２７に接続されている。また、２つの設置用配線２５ａ、２５ｂの他方の端部は、絶縁層１９上に形成される第３の配線２９に接続されている。
また、２つの出力用配線２４ａ、２４ｂは、絶縁層１９内において第１の高電圧側ドレイン電極１１ａの側方に形成された第４のビアホール１９ｄを通して、電子供給層４上の第２の配線２８に接続されている。なお、第２の配線２８は、誘電体層５上に形成される。
図４に示す配線構造によれば、電圧印加用配線２３ａ〜２３ｃ、出力用配線２４ａ、２４ｂ及び接地用配線２５ａ、２５ｂを交互に複数形成している。これにより、第１、第２の高電圧側ドレイン電極１１ａ、１１ｂ、低電圧側ソース電極１５ａ〜１５ｃ、低電圧側ドレイン電極１６ａ、１６ｂにおける電圧分布のバラツキを抑制することができる。従って、高電圧側ＨＥＭＴ２０ａ、２０ｂ、低電圧側ＨＥＭＴ２１ａ〜２１ｆの動作を安定させることができる。
上記の第１、第２のバックレギュレータ回路１０ａ、１０ｂは、中央の低電圧側ソース電極１５ｂを中心に線対称に形成されているが、さらに、第２のバックレギュレータ回路１０ｂ内の第２の高電圧側ドレイン電極１１ｂを中心にする線対称の第３のバックレギュレータ回路（不図示）を形成してもよい。第３のバックレギュレータ回路は、第１のバックレギュレータ回路１０ａと同じ電極配置構造を有する。
これらのことから、隣接する複数のバックレギュレータ回路は、低電圧側ソース電極或いは高電圧側ドレイン電極を中心にして線対称の構造を有することにより、素子の集積度が高くなるとともに、回路特性の低下が防止される。この場合、隣接する２つのバックレギュレータ回路では、線対象の中心となる低電圧側ソース電極或いは高電圧側ドレイン電極は、隣接する２つのトランジスタの共有電極となる。
ところで、上記の低電圧側ＨＥＭＴは１又は複数でもよく、複数の場合には低電圧側ソース電極、低電圧側ドレイン電極及び配線を介して互いに並列に接続されてもよい。
また、上記した電子供給層４、チャネル層３は、III 族窒化物半導体から形成されてい
いるが、ガリウム砒素系化合物半導体、或いはインジウム砒素系化合物半導体、或いはインジウム・ガリウム砒素系化合物半導体により形成してもよい。
また、上記した半導体装置は、トランジスタとしてＨＥＭＴを使用したが、化合物半導体から形成されるＭＩＳＦＥＴ、又は、シリコンから形成されるＭＯＳＦＥＴであってもよい。これらの場合でも、ゲート電極、ソース電極及びドレイン電極は上記の配置構造を採用する。
なお、上記の接続の語については、構造的な直接の接続と、電気的な接続の双方を含むものとする。
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈し、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施せると理解する。
１ シリコン基板
２ バッファ層
３ チャネル層
４ 電子供給層
５ 誘電体層
１０ａ、１０ｂ バックレギュレータ回路
１１ａ、１１ｂ 高電圧側ドレイン電極
１２ａ、１２ｂ 高電圧側ゲート電極
１３ａ、１３ｂ ソース兼ドレイン電極
１４ａ〜１４ｆ 低電圧側ゲート電極
１５ａ〜１５ｃ 低電圧側ソース電極
１６ａ、１６ｂ 低電圧側ドレイン電極
１７ 高電圧側ゲート配線
１８ 低電圧側ゲート配線
１９ 絶縁層
１９ａ〜１９ｄ ビアホール
２０ａ、２０ｂ 高電圧側ＨＥＭＴ
２１ａ〜２１ｆ、２６ａ、２６ｂ 低電圧側ＨＥＭＴ
２３、２３ａ〜２３ｃ 電圧印加用配線２３
２４、２４ａ、２４ｂ 出力用配線
２５、２５ａ、２５ｂ 接地用配線

Claims (9)

  1. 高電圧側電界効果トランジスタと低圧側電界効果トランジスタを有するＤＣ−ＤＣコンバータにおいて、
    前記高電圧側電界効果トランジスタの高電圧側ドレイン電極と、
    前記高電圧側ドレイン電極の一側方に間隔をおいて形成される高電圧側ゲート電極と、
    前記高電圧側ゲート電極の一側方に間隔をおいて形成され、前記高電圧側電界効果トランジスタのソース電極であり、前記低電圧側電界効果トランジスタのドレイン電極であるソース兼ドレイン電極と、
    前記ソース兼ドレイン電極の一側方に間隔をおいて形成される前記低電圧側電界効果トランジスタの第１の低電圧側ゲート電極と、
    前記第１の低電圧側ゲート電極の一側方に間隔をおいて形成される前記低電圧側電界効果トランジスタの第１の低電圧側ソース電極と、
    を有するＤＣ−ＤＣコンバータ。
  2. 半導体層を有し、前記高電圧側ドレイン電極、前記高電圧側ゲート電極、前記ソース兼ドレイン電極、前記低電圧側電界効果トランジスタの前記第１の低電圧側ゲート電極、及び、前記低電圧側電界効果トランジスタの前記第１の低電圧側ソース電極は前記半導体層の上に形成され、
    前記半導体層上で、前記第１の低電圧側ソース電極の一側方に間隔を置いて形成される第２の低電圧側ゲート電極と、
    前記半導体層上で、前記第２の低電圧側ゲート電極の一側方に間隔をおいて形成される低電圧側ドレイン電極と、
    前記第１、第２の低電圧側ゲート電極、前記低電圧側ドレイン電極、前記第１の低電圧側ソース電極、前記ソース兼ドレイン電極、前記高電圧側ゲート電極、前記高電圧側ドレイン電極及び前記半導体層の上に形成される絶縁層と、
    前記絶縁層のうち前記低電圧側ドレイン電極及び前記ソース兼ドレイン電極の上にそれぞれ形成される第１のホールと、
    前記絶縁層上に形成されて前記第１のホールを通して前記低電圧側ドレイン電極と前記ソース兼ドレイン電極に接続される配線と、
    を有することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
  3. 前記半導体層上で、前記低電圧側ドレイン電極の一側方に間隔をおいて形成される第３の低電圧側ゲート電極と、
    前記第３の低電圧側ゲート電極の一側方に間隔をおいて形成される第２の低電圧側ソース電極と、
    前記絶縁層のうち前記第１、第２の低電圧側ソース電極のそれぞれの上に形成される複数の第２のホールと、
    前記絶縁層の上に形成され、前記第２のホールを通して前記第１、第２の低電圧側ソース電極に接続される第２の配線と、
    を有することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
  4. 前記ドレイン電極、前記第３の低電圧側ゲート電極、前記第２の低電圧側ソース電極が形成される領域は前記一側方に線対称にさらに少なくとも１つ形成され、
    前記半導体層上には、前記高電圧側ゲート電極に対して最も離れた前記第２の低電圧ソース電極を中心にして、前記第２の低電圧ソース電極から前記高電圧側ドレイン電極までが線対称に形成される回路をさらに有する特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
  5. 前記半導体層上には、前記高電圧ドレイン電極を中心にして、前記高電圧側ドレイン電極から前記第２の低電圧ソース電極までが線対称に形成された回路をさらに有することを
    特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
  6. 前記半導体層は、チャネル層上に電子供給層を形成した積層構造を有することを特徴とする請求項１乃至請求項５のいずれか１項に記載のＤＣ−ＤＣコンバータ。
  7. 前記高電圧側ソース電極、前記ソース兼ドレイン電極、前記低電圧側ドレイン電極及び前記第１の低電圧側ソース電極は、前記半導体層にオーミック接触することを特徴とする請求項１乃至請求項６のいずれか１項に記載のＤＣ−ＤＣコンバータ。
  8. 前記高電圧側ゲート電極、前記第１の低電圧側ゲート電極は誘電体層を介して前記半導体層上に形成されることを特徴とする請求項１乃至請求項７のいずれか１項に記載のＤＣ−ＤＣコンバータ。
  9. 前記高電圧側ゲート電極、前記第１の低電圧側ゲート電極は前記半導体層にショットキー接触することを特徴とする請求項１乃至請求項７のいずれか１項に記載のＤＣ−ＤＣコンバータ。
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