WO2022244700A1 - 半導体装置 - Google Patents

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WO2022244700A1
WO2022244700A1 PCT/JP2022/020237 JP2022020237W WO2022244700A1 WO 2022244700 A1 WO2022244700 A1 WO 2022244700A1 JP 2022020237 W JP2022020237 W JP 2022020237W WO 2022244700 A1 WO2022244700 A1 WO 2022244700A1
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drain
source
electrode fingers
semiconductor device
electrode finger
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PCT/JP2022/020237
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Inventor
和彦 柴田
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株式会社村田製作所
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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 discloses a field effect transistor (FET) included in a high frequency semiconductor switch for switching wireless communication.
  • FET field effect transistor
  • the FET disclosed in Patent Document 1 includes a source wiring electrically connected to a source region formed on a substrate, a drain wiring electrically connected to a drain region formed on the substrate, and a gate to which a voltage is applied. and gate wiring for applying.
  • the source and drain regions run parallel to each other.
  • the source wiring is located above the source region and extends in the same direction as the source region.
  • the drain wiring is located above the drain region and extends in the same direction as the drain region.
  • the spacing between the source region and the drain region and the width of each region may be determined depending on the specifications required for the FET.
  • the placement of the source wiring and the drain wiring is determined based on the positional relationship between the source region and the drain region. Specifically, the distance between the source wiring and the drain wiring and the width of each wiring are restricted by the distance between the source region and the drain region and the width of each region.
  • the spacing or width between the source and drain regions must also be changed, which can degrade the performance of the FET.
  • an object of the present invention is to provide a semiconductor device capable of increasing the degree of freedom in wiring layout while suppressing degradation of FET performance.
  • a semiconductor device includes a substrate, a source body portion provided on the substrate and extending in the first direction, a drain body portion provided on the substrate and extending in the first direction, and a plan view of the substrate. a first source wire having first source electrode fingers overlapping with the source body portion in the substrate, a first drain wire having first drain electrode fingers overlapping with the drain body portion in plan view of the substrate, the first source electrode fingers and the source body and a first drain via contacting the first drain electrode finger and the drain body.
  • the first source electrode fingers extend in a second direction intersecting the first direction, and the first drain electrode fingers extend in a third direction intersecting the first direction.
  • the semiconductor device of the present invention it is possible to increase the degree of freedom in wiring layout while suppressing deterioration of FET performance.
  • FIG. 1 is a perspective view showing a schematic configuration of a semiconductor device according to Embodiment 1.
  • FIG. 2 is a perspective view showing a schematic configuration of a semiconductor device according to Comparative Example 1.
  • FIG. 3 is a perspective view showing a schematic configuration of a semiconductor device according to Modification 1 of Embodiment 1.
  • FIG. 4 is a plan view showing the layout of the surface of the substrate of the semiconductor device according to Modification 2 of Embodiment 1.
  • FIG. FIG. 5 is a plan view showing a layout of wiring layers of a semiconductor device according to Modification 2 of Embodiment 1.
  • FIG. FIG. 6 is a perspective view showing a schematic configuration of a semiconductor device according to Embodiment 2.
  • FIG. 1 is a perspective view showing a schematic configuration of a semiconductor device according to Embodiment 1.
  • FIG. FIG. 2 is a perspective view showing a schematic configuration of a semiconductor device according to Comparative Example 1.
  • FIG. 3 is a perspective view showing a schematic configuration of a semiconductor
  • FIG. 7 is a perspective view showing a schematic configuration of a semiconductor device according to Modification 1 of Embodiment 2.
  • FIG. 8 is a plan view showing the layout of the first wiring layer of the semiconductor device according to Modification 2 of Embodiment 2.
  • FIG. 9 is a plan view showing the layout of the second wiring layer of the semiconductor device according to Modification 2 of Embodiment 2.
  • FIG. 10 is a diagram showing the relationship between the width of the electrode finger and the product of the on-resistance and off-capacitance.
  • 11 is a perspective view showing a schematic configuration of a semiconductor device according to Comparative Example 2.
  • FIG. 12 is a perspective view showing a schematic configuration of a semiconductor device according to Comparative Example 3.
  • FIG. 13 is a perspective view showing a schematic configuration of the semiconductor device according to the third embodiment.
  • 14 is a perspective view showing a schematic configuration of a semiconductor device according to Modification 1 of Embodiment 3.
  • FIG. 15 is a perspective view showing a schematic configuration of a semiconductor device according to Modification 2 of Embodiment 3.
  • FIG. 16 is a perspective view showing a schematic configuration of a semiconductor device according to Modification 3 of Embodiment 3.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, scales and the like do not necessarily match in each drawing. Moreover, in each figure, the same code
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship. Also, the terms “above” and “below” are used only when two components are spaced apart from each other and there is another component between the two components, as well as when two components are spaced apart from each other. It also applies when two components are in contact with each other and are placed in close contact with each other.
  • the x-axis, y-axis and z-axis indicate three axes of a three-dimensional orthogonal coordinate system.
  • the z-axis direction is the direction perpendicular to the main surface of the substrate.
  • plan view of the substrate is synonymous with “plan view of the main surface of the substrate”, and refers to viewing an object by orthographic projection from the positive side of the z axis onto the xy plane. means.
  • plane view means “plan view of the main surface of the substrate” unless otherwise specified.
  • the side on which the wiring layer is provided with respect to the substrate is referred to as “upper side (or upper side)", and the opposite direction is referred to as “lower side (or lower side)”.
  • ordinal numbers such as “first” and “second” do not mean the number or order of constituent elements unless otherwise specified, so as to avoid confusion between constituent elements of the same kind and to distinguish between them. It is used for the purpose of
  • FIG. 1 is a perspective view showing a schematic configuration of a semiconductor device 1 according to this embodiment.
  • a semiconductor device 1 shown in FIG. 1 is a semiconductor switch device including a field effect transistor (FET). Specifically, the semiconductor device 1 is a high frequency switch used for switching a signal path of a high frequency signal for wireless communication.
  • FET field effect transistor
  • a high-frequency signal is, for example, a signal conforming to communication standards such as Wi-Fi (registered trademark), LTE (Long Term Evolution), or 5G (5th Generation).
  • the high-frequency signal is a signal of 1 GHz band, 2.4 GHz band or 5 GHz band, but is not limited to these.
  • the semiconductor device 1 includes a substrate (not shown), a source body portion 20s, a drain body portion 20d, a gate 30, a source wiring 40, a drain wiring 50, and source vias 60s. , and a drain via 60d.
  • the semiconductor device 1 includes a plurality of source body portions 20s, drain body portions 20d, source vias 60s and drain vias 60d.
  • the substrate is a semiconductor substrate such as a silicon substrate or an SOI (Silicon On Insulator) substrate.
  • a semiconductor substrate such as a silicon substrate or an SOI (Silicon On Insulator) substrate.
  • the source body portion 20s and the drain body portion 20d are provided on the substrate.
  • the source body portion 20s and the drain body portion 20d are impurity regions formed in the surface layer portion of the substrate.
  • the source body 20s is the source of the FET and is also referred to as the source region.
  • the drain body 20d is the drain of the FET and is also called the drain region.
  • the source body portion 20s and the drain body portion 20d may include a conductive layer covering the surfaces of the impurity regions.
  • the conductive layer is, for example, a conductive silicide film.
  • the source body portion 20s and the drain body portion 20d extend in the x-axis direction.
  • the x-axis direction is an example of the first direction.
  • the source body portions 20s and the drain body portions 20d extend parallel to each other along the x-axis direction and are alternately arranged one by one along the y-axis direction.
  • the adjacent source body portion 20s and drain body portion 20d are arranged with a predetermined gap d therebetween.
  • Each of the source body portion 20s and the drain body portion 20d has a plan view shape that is, for example, a rectangle elongated in the x-axis direction.
  • the width ws of the source body portion 20s and the width wd of the drain body portion 20d are equal to each other.
  • “width” means the length in the lateral direction of a long shape. That is, the width ws of the source body portion 20s is the length of the source body portion 20s in the y-axis direction. The same applies to the width wd of the drain body portion 20d. Note that the widths ws and wd are approximately equal to the interval between adjacent gate electrode fingers 32 .
  • the gate 30 is the gate of the FET and is provided on the surface of the substrate.
  • the gate 30 is a comb-like electrode, and includes a gate bus bar 31 and a plurality of gate electrode fingers 32, as shown in FIG.
  • the gate bus bar 31 and the plurality of gate electrode fingers 32 are formed using a conductive material such as polysilicon.
  • the gate bus bar 31 is connected to each end of the plurality of gate electrode fingers 32 .
  • a gate potential can be applied to each of the plurality of gate electrode fingers 32 by supplying a gate voltage to the gate bus bar 31 .
  • Conduction (ON) and non-conduction (OFF) of the semiconductor device 1 are controlled by the magnitude of the gate potential.
  • the plurality of gate electrode fingers 32 extend in the x-axis direction.
  • a gate electrode finger 32 is provided between each of the source body portion 20s and the drain body portion 20d.
  • the gate electrode fingers 32, the source body portion 20s and the drain body portion 20d extend parallel to each other.
  • a gate insulating film such as a silicon oxide film is provided between the gate electrode fingers 32 and the substrate surface.
  • the width of the gate electrode finger 32 is approximately equal to the distance d between the source body portion 20s and the drain body portion 20d.
  • the width of the gate electrode fingers 32 is the length of the gate electrode fingers 32 in the y-axis direction.
  • the source wiring 40 is an example of a first source wiring and has source electrode fingers 42 . Although only one source electrode finger 42 is illustrated in FIG. 1 , in the present embodiment, the source wiring 40 is a comb-like wiring and has a plurality of source electrode fingers 42 . The plurality of source electrode fingers 42 are connected by a source bus bar (not shown) at the ends (for example, the ends on the negative side of the y-axis).
  • the source electrode finger 42 is an example of a first source electrode finger, and overlaps the source main body portion 20s in plan view of the substrate.
  • the source electrode fingers 42 extend in the y-axis direction.
  • the y-axis direction is an example of a second direction intersecting the first direction.
  • the direction in which the source electrode fingers 42 extend (the y-axis direction) and the direction in which the source body portion 20s extends (the x-axis direction) are perpendicular to each other.
  • the source electrode fingers 42 are electrically connected to the source body portion 20s through the source vias 60s.
  • the source via 60s is an example of a first source via, and is a conductor that contacts the source electrode finger 42 and the source main body 20s. Specifically, at least one source via 60s is provided for each intersection between the source electrode finger 42 and the source body portion 20s in plan view. The source via 60s contacts each of the upper surface of the source body 20s and the lower surface of the source electrode fingers 42 at corresponding intersections.
  • the drain wiring 50 is an example of a first drain wiring and has drain electrode fingers 52 .
  • the drain wiring 50 is a comb-shaped wiring and has a plurality of drain electrode fingers 52 .
  • the plurality of drain electrode fingers 52 are connected by a drain bus bar (not shown) at the end opposite to the source bus bar (for example, the end on the positive side of the y-axis).
  • the drain electrode finger 52 is an example of a first drain electrode finger, and overlaps the drain main body portion 20d in plan view of the substrate.
  • the drain electrode fingers 52 extend in the y-axis direction.
  • the y-axis direction is an example of a third direction intersecting the first direction.
  • the drain electrode fingers 52 and the source electrode fingers 42 extend in the same direction and are parallel to each other.
  • the direction in which the drain electrode fingers 52 extend (the y-axis direction) and the direction in which the drain main body 20d extends (the x-axis direction) are perpendicular to each other.
  • the drain electrode finger 52 is electrically connected to the drain body 20d through the drain via 60d.
  • the drain via 60d is an example of a first drain via, and is a conductor that contacts the drain electrode finger 52 and the drain body 20d. Specifically, at least one drain via 60d is provided for each intersection between the drain electrode finger 52 and the drain body 20d in plan view. The drain via 60d is in contact with each of the upper surface of the drain body 20d and the lower surface of the drain electrode fingers 52 at corresponding intersections.
  • the width WS1 of the source electrode fingers 42 and the width WD1 of the drain electrode fingers 52 are equal to each other.
  • the width WS1 of the source electrode fingers 42 is the length of the source electrode fingers 42 in the x-axis direction. The same applies to the width WD1 of the drain electrode fingers 52 .
  • the source wiring 40, drain wiring 50, source via 60s and drain via 60d are each formed using a conductive material.
  • the conductive material is, for example, a metal such as copper or tungsten, but is not particularly limited.
  • the source wiring 40 and the drain wiring 50 are located in the same wiring layer. That is, the source wiring 40 and the drain wiring 50 have the same height from the surface of the substrate. Therefore, the heights of the plurality of source vias 60s and the plurality of drain vias 60d are equal to each other.
  • the source wiring 40 and the drain wiring 50 are located in the lowest layer of the plurality of wiring layers, that is, in the wiring layer closest to the substrate. In other words, no other wiring (except the gate 30) exists between the source wiring 40 and the drain wiring 50 and the substrate.
  • the source wiring 40 and the drain wiring 50 are formed on an interlayer insulating layer (not shown) covering the surface of the gate 30 and the substrate.
  • a plurality of through-holes are formed through the interlayer insulating layer in the thickness direction, and the conductors filling each of the plurality of through-holes are the source vias 60s and the drain vias 60d.
  • the source electrode fingers 42 and the drain electrode fingers 52 are alternately arranged one by one along the x-axis direction.
  • a distance D1 between the source electrode fingers 42 and the drain electrode fingers 52 is larger than a distance d between the source body portion 20s and the drain body portion 20d.
  • the center-to-center distance P1 between the source electrode fingers 42 and the drain electrode fingers 52 is longer than the center-to-center distance Q between the source body portion 20s and the drain body portion 20d.
  • the center-to-center distance P1 is the shortest distance between the center line of the source electrode fingers 42 and the center line of the drain electrode fingers 52 in plan view.
  • the center line is a line that bisects the electrode finger along its extending direction in plan view.
  • the center-to-center distance P1 is a distance along the x-axis direction.
  • the center-to-center distance P1 is equal to the sum of half the width WS1 of the source electrode fingers 42, half the width WD1 of the drain electrode fingers 52, and the distance D1 between the source electrode fingers 42 and the drain electrode fingers 52.
  • the center-to-center distance Q is the shortest distance between the center line of the source body portion 20s and the center line of the drain body portion 20d in plan view.
  • the center line is a line that bisects the main body along its extending direction in plan view.
  • the source body portion 20s and the drain body portion 20d are parallel along the x-axis direction, so the center-to-center distance Q is a distance along the y-axis direction.
  • the center-to-center distance Q is equal to half the width of the source body 20s plus half the width of the drain body 20d plus the spacing d between the source body 20s and the drain body 20d.
  • FIG. 1 is a diagram schematically showing only a portion of the semiconductor device 1 extracted.
  • the source body portions 20s, the gate electrode fingers 32 and the drain body portions 20d are alternately and repeatedly provided along the positive direction and/or the negative direction of the y-axis, and the gate bus bars 31, the source electrode fingers 42 and the drain electrode fingers 52 are provided. is extended.
  • the source body portion 20s, the gate electrode fingers 32 and the drain body portion 20d extend along the negative direction of the x-axis, and the source electrode fingers 42 and the drain electrode fingers 52 are repeatedly arranged.
  • At least one source via 60s is provided at each intersection between the source electrode finger 42 and the source body portion 20s.
  • At least one drain via 60d is provided at each intersection between the drain electrode finger 52 and the drain body 20d.
  • An important performance index of a high-frequency switch such as the semiconductor device 1 is an on-resistance Ron and an off-capacitance Coff.
  • the on-resistance Ron is the resistance between the drain and source when the FET is conducting (on).
  • the off-capacitance Coff is the drain-source capacitance when the FET is non-conducting (off).
  • Ron the on-resistance
  • Coff the off-capacitance
  • High-frequency switches are required to have low loss and high isolation in order to meet the demands for higher frequency communication bands and lower power consumption. Therefore, it is desired that the high-frequency switch has a small product of the on-resistance Ron and the off-capacitance Coff (hereinafter sometimes referred to as Ron ⁇ Coff).
  • the off-capacitance Coff can be reduced, for example, by increasing the distance between wirings.
  • the distance between wirings cannot be made sufficiently long.
  • FIG. 2 is a perspective view showing a schematic configuration of a semiconductor device 1x according to a comparative example.
  • the semiconductor device 1x shown in FIG. 2 differs from the semiconductor device 1 according to the present embodiment in the direction in which the electrode fingers of the source wiring and the drain wiring extend.
  • the source electrode fingers 42x and the drain electrode fingers 52x are provided parallel to the source body portion 20s and the drain body portion 20d, respectively.
  • the distance (inter-wiring distance) Dx between the source electrode fingers 42x and the drain electrode fingers 52x is limited to the distance d between the source body portion 20s and the drain body portion 20d.
  • the interval Dx is narrowed in other portions. Therefore, when trying to maintain a uniform inter-wiring distance Dx, the inter-wiring distance Dx cannot be increased.
  • the inter-wiring distance Dx it is conceivable to shorten the width WSx of the source electrode fingers 42x or the width WDx of the drain electrode fingers 52 .
  • the width WSx or WDx of the electrode fingers is shortened, the on-resistance Ron is increased, resulting in deterioration in performance as a switch.
  • the electrode finger width WSx or WDx is shortened, the inter-wiring distance Dx cannot be made longer than the center-to-center distance (pitch) Q between the source body portion 20s and the drain body portion 20d.
  • the spacing d and the widths ws and wd of each main body are determined according to the specifications required for the semiconductor device 1x.
  • the arrangement of the source electrode fingers 42x and the drain electrode fingers 52x is determined based on the positional relationship between the source body portion 20s and the drain body portion 20d.
  • the distance Dx between the electrode fingers and the widths WSx and WDx of the electrode fingers are limited by the distance d between the source body portion 20s and the drain body portion 20d and the widths ws and wd of each body portion. receive.
  • the distance d or the width ws or wd between the source main body 20s and the drain main body 20d must also be changed. may deteriorate.
  • the source electrode fingers 42 and the drain electrode fingers 52 extend in the direction in which the source body portion 20s and the drain body portion 20d extend.
  • the extending directions intersect. This increases the degree of freedom in layout of the source electrode fingers 42 and the drain electrode fingers 52 .
  • the distance D1 between the source electrode fingers 42 and the drain electrode fingers 52 can be increased.
  • the source body portion 20s and the source electrode fingers 42x are in one-to-one correspondence, and the drain body portion 20d and the drain electrode fingers 52x are in one-to-one correspondence.
  • one source electrode finger 42 is electrically connected to a plurality of source body portions 20s through a plurality of source vias 60s. Therefore, the source body portions 20s and the source electrode fingers 42 do not have to correspond one-to-one, and the number of the source electrode fingers 42 can be made smaller than the number of the source body portions 20s. The same applies to the relationship between the drain electrode finger 52 and the drain body portion 20d. By reducing the numbers of the source electrode fingers 42 and the drain electrode fingers 52, the inter-wiring distance (interval D1) can be increased.
  • the interval D1 is, for example, 0.3 ⁇ m or more and 3 ⁇ m or less.
  • the interval D1 is, for example, 1 ⁇ m or 1.2 ⁇ m. If the interval D1 is too small, the off-capacitance Coff cannot be reduced. Also, if the interval D1 is too large, the arrangement intervals of the source vias 60s and the arrangement intervals of the drain vias 60d also become large. Therefore, the electrical connection to each of the source body portion 20s and the drain body portion 20d may not be made with sufficiently low resistance, and the on-resistance Ron may increase.
  • the planar view shape of the semiconductor device 1 may have an elongated shape along the x-axis.
  • the distance D1 between the source electrode fingers 42 and the drain electrode fingers 52 can be increased.
  • the distance D1 between the electrode fingers can be increased, so the off-capacitance Coff of the semiconductor device 1 can be reduced. Since the width WS1 of the source electrode fingers 42 and the width WD1 of the drain electrode fingers 52 do not need to be shortened, an increase in the on-resistance Ron can be suppressed. Therefore, according to the semiconductor device 1, isolation can be improved while suppressing an increase in insertion loss.
  • the semiconductor device 1 includes a substrate, a source body portion 20s provided on the substrate and extending in the first direction, and a drain body portion 20s provided on the substrate and extending in the first direction.
  • 20d a source wire 40 having source electrode fingers 42 overlapping with the source body portion 20s in plan view of the substrate, a drain wire 50 having drain electrode fingers 52 overlapping with the drain body portion 20d in plan view of the substrate, and source electrode fingers source vias 60s contacting 42 and the source body portion 20s, and drain vias 60d contacting the drain electrode fingers 52 and the drain body portion 20d.
  • the source electrode fingers 42 extend in a second direction crossing the first direction.
  • the drain electrode finger 52 extends in a third direction crossing the first direction.
  • the spacing between the source region and the drain region and the width of each region may be determined depending on the specifications required for the FET.
  • the placement of the source wiring and the drain wiring is determined based on the positional relationship between the source region and the drain region. Specifically, the distance between the source wiring and the drain wiring and the width of each wiring are restricted by the distance between the source region and the drain region and the width of each region.
  • the spacing or width between the source and drain regions must also be changed, which can degrade the performance of the FET.
  • the degree of freedom in layout of the source electrode fingers 42 and the drain electrode fingers 52 is increased without changing the arrangement of the source body portion 20s and the drain body portion 20d.
  • channel length is one of the parameters that determine the performance of FETs.
  • the channel length corresponds to the distance d between the source body portion 20s and the drain body portion 20d. In the semiconductor device 1, it is not necessary to change the arrangement of the source body portion 20s and the drain body portion 20d, so it is possible to suppress the deterioration of the performance of the FET.
  • the third direction is the same direction as the second direction.
  • the source electrode fingers 42 and the drain electrode fingers 52 are arranged in parallel, so the interval D1 is not locally reduced. Therefore, an increase in off-capacitance Coff can be suppressed, and the isolation of the semiconductor device 1 can be improved.
  • the center-to-center distance P1 between the source electrode fingers 42 and the drain electrode fingers 52 in the direction orthogonal to the second direction is equal to the center-to-center distance P1 between the source body portion 20s and the drain body portion 20d in the direction orthogonal to the first direction. longer than the distance Q.
  • the distance D1 between the source electrode finger 42 and the drain electrode finger 52 can be increased, so that the off-capacitance Coff can be reduced. Therefore, the isolation of the semiconductor device 1 can be enhanced.
  • a plurality of source body portions 20s, drain body portions 20d, source vias 60s, and drain vias 60d are provided.
  • the plurality of source body portions 20s and the plurality of drain body portions 20d extend parallel to each other along the first direction and are arranged alternately one by one along the direction orthogonal to the first direction.
  • the source via 60 s is provided for each source body portion 20 s and contacts the corresponding source body portion 20 s and source electrode finger 42 .
  • the drain via 60 d is provided for each drain body portion 20 d and contacts the corresponding drain body portion 20 d and drain electrode finger 52 .
  • the semiconductor device 1 can be used as a high-power switch.
  • the source wiring 40 has a plurality of source electrode fingers 42 .
  • the drain wiring 50 has a plurality of drain electrode fingers 52 .
  • the plurality of source electrode fingers 42 extend parallel to each other along the second direction.
  • the plurality of drain electrode fingers 52 extend parallel to each other along the third direction.
  • the source via 60s is provided at each intersection between the source body 20s and the source electrode finger 42 in plan view, and contacts the source body 20s and the source electrode finger 42 at the corresponding intersection.
  • the drain via 60d is provided at each intersection between the drain body 20d and the drain electrode finger 52 in plan view, and is in contact with the drain body 20d and the drain electrode finger 52 at the corresponding intersection.
  • the semiconductor device 1 can be used as a high-power switch.
  • the plurality of source electrode fingers 42 and the plurality of drain electrode fingers 52 are arranged alternately one by one along the first direction.
  • connection between the electrode fingers and the main body (that is, the arrangement of the vias) can be easily made at regular intervals, and it is possible to suppress the connection resistance from increasing due to the local widening of the intervals. Therefore, the on-resistance Ron can be reduced.
  • the second direction is a direction perpendicular to the first direction.
  • the area of the intersection between the source electrode fingers 42 and the drain main body 20d in plan view can be reduced. Therefore, it is possible to reduce the parasitic capacitance generated between the source electrode finger 42 and the drain body portion 20d, thereby reducing the OFF capacitance Coff.
  • the area of the intersection between the drain electrode finger 52 and the source main body 20s in plan view can be reduced. Therefore, the parasitic capacitance generated between the drain electrode finger 52 and the source body portion 20s can be reduced, so that the OFF capacitance Coff can be reduced.
  • FIG. 3 is a perspective view showing a schematic configuration of a semiconductor device 2 according to Modification 1 of Embodiment 1.
  • FIG. The semiconductor device 2 shown in FIG. 3 is different from the semiconductor device 1 shown in FIG. 1 in that the source wiring 40 has source electrode fingers 44 having a width longer than that of the source electrode fingers 42 instead of the source electrode fingers 42 . differ. Also, the drain wiring 50 has drain electrode fingers 54 having a width greater than that of the drain electrode fingers 52 instead of the drain electrode fingers 52 .
  • the width WS1 of the source electrode fingers 44 is longer than the width ws of the source body portion 20s.
  • the width WD1 of the drain electrode fingers 54 is longer than the width wd of the drain body 20d.
  • the on-resistance Ron can be reduced by increasing the width of the electrode fingers.
  • the widths WS1 and WD1 of the electrode fingers are, for example, 0.3 ⁇ m or more and 10 ⁇ m or less. Widths WS1 and WD1 are, for example, equal to each other and are, for example, 3 ⁇ m. If the width of the electrode fingers is too short, the on-resistance Ron cannot be reduced. If the width of the electrode fingers is too long, for example, the drain vias 60d cannot be provided in the portion of the drain main body 20d covered with the source electrode fingers 44, so the arrangement interval of the drain vias 60d is increased. The same applies to the arrangement intervals of the source vias 60s. As described above, there is a limit to the effect of reducing the on-resistance Ron by increasing the width of the electrode fingers. Therefore, if the width of the electrode fingers is too long, the on-resistance Ron cannot be reduced.
  • the width WS1 of the source electrode finger 44 is longer than the width ws of the source body portion 20s. Also, for example, the width WD1 of the drain electrode finger 54 is longer than the width wd of the drain body portion 20d.
  • FIG. 4 is a plan view showing the layout of the surface of the substrate 10 of the semiconductor device 3 according to Modification 2 of Embodiment 1.
  • FIG. 5 is a plan view showing the layout of wiring layers of a semiconductor device 3 according to Modification 2 of Embodiment 1. As shown in FIG.
  • the semiconductor device 3 shown in FIGS. 4 and 5 differs from the semiconductor device 2 according to Modification 1 in the number of source vias 60s and drain vias 60d provided at intersections between the electrode fingers and the main body. Specifically, four source vias 60s are provided at each intersection between the source electrode fingers 44 and the source body portion 20s. Four drain vias 60d are provided at each intersection between the drain electrode fingers 54 and the drain body 20d.
  • the number of vias per intersection may be two, three, or five or more, and is not particularly limited.
  • the planar shape of the via may not be square, but may be rectangular, circular, oval, or the like.
  • FIGS. 1 and 3 Although only parts of the semiconductor devices 1 and 2 are schematically shown in FIGS. 1 and 3, the overall configuration of the semiconductor device 3 is schematically shown in FIGS.
  • substrate 10, source busbar 41 and drain busbar 51 are shown.
  • the gate bus bar 31 is provided not only on the positive side of the x-axis but also on the negative side of the x-axis, and is connected to the ends of the plurality of gate electrode fingers 32 on the negative side of the x-axis.
  • the semiconductor device 3 includes five source body portions 20s and six drain body portions 20d.
  • the source wiring 40 has three source electrode fingers 44 .
  • the drain wiring 50 has two drain electrode fingers 54 .
  • the number of source electrode fingers 44 is less than the number of source body portions 20s, and the number of drain electrode fingers 54 is less than the number of drain body portions 20d.
  • the width WS1 of the source electrode fingers 44 is made longer than the width ws of the source body portion 20s
  • the width WD1 of the drain electrode fingers 54 is made longer than the width wd of the drain body portion 20d
  • the center-to-center distance P1 (pitch) to the drain electrode fingers 54 can be made longer than the center-to-center distance Q between the source body portion 20s and the drain body portion 20d.
  • the total cross-sectional area of the entire wiring is increased, so that the on-resistance Ron can be reduced.
  • planar view shape of the substrate 10 is a rectangle elongated in the x-axis direction, it may be a square.
  • the semiconductor device according to the second embodiment differs from the first embodiment in that wiring layers are multi-layered.
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 6 is a perspective view showing a schematic configuration of a semiconductor device 101 according to this embodiment.
  • the semiconductor device 101 has a two-layer structure of source wiring and drain wiring. Specifically, the semiconductor device 101 includes an upper layer source wiring 70, an upper layer drain wiring 80, a source via 90s, and a drain via 90d in addition to the same configuration as the semiconductor device 1 shown in FIG. In this embodiment, the semiconductor device 101 includes multiple source vias 90s and multiple drain vias 90d.
  • the semiconductor device 101 shown in FIG. 6 includes a lower source wiring 140 and a lower drain wiring 150 instead of the source wiring 40 and the drain wiring 50 .
  • the lower source wiring 140 and the lower drain wiring 150 have the same configurations as the source wiring 40 and the drain wiring 50, respectively.
  • the lower layer source wiring 140 may have only one or more source electrode fingers 42 without a source bus bar.
  • the lower layer drain wiring 150 may have only one or more drain electrode fingers 52 without a drain bus bar.
  • the upper layer source wiring 70 is an example of a second source wiring and has source electrode fingers 72 .
  • the source electrode finger 72 is an example of a second source electrode finger, and overlaps the source electrode finger 42 in plan view.
  • upper layer source wiring 70 is a comb-shaped wiring and has a plurality of source electrode fingers 72 .
  • the plurality of source electrode fingers 72 are connected by a source bus bar (not shown) at the ends (for example, the ends on the negative side of the y-axis).
  • the direction in which the source electrode fingers 72 extend is the same as the direction in which the source electrode fingers 42 extend.
  • the source electrode fingers 72 are provided in one-to-one correspondence with the source electrode fingers 42 .
  • the source electrode finger 72 is electrically connected to the source electrode finger 42 through one or more source vias 90s.
  • the source via 90s is an example of a second source via, and is a conductor that contacts the source electrode finger 72 and the source electrode finger 42 .
  • a plurality of source vias 90 s are provided for each source electrode finger 72 .
  • the plurality of source vias 90s are provided, for example, at regular intervals along the direction in which the source electrode fingers 72 extend.
  • the source via 90 s is in contact with each of the upper surface of the source electrode finger 42 and the lower surface of the source electrode finger 72 .
  • the upper layer drain wiring 80 is an example of a second drain wiring and has drain electrode fingers 82 .
  • the drain electrode finger 82 is an example of a second drain electrode finger, and overlaps the drain electrode finger 52 in plan view.
  • the upper layer drain wiring 80 is a comb-like wiring and has a plurality of drain electrode fingers 82 .
  • the plurality of drain electrode fingers 82 are connected by a drain bus bar (not shown) at the ends (for example, the ends on the positive side of the y-axis).
  • the direction in which the drain electrode fingers 82 extend is the same as the direction in which the drain electrode fingers 52 extend. Also, the drain electrode fingers 82 are provided in one-to-one correspondence with the drain electrode fingers 52 . The drain electrode finger 82 is electrically connected to the drain electrode finger 52 through one or more drain vias 90d.
  • the drain via 90 d is an example of a second drain via, and is a conductor that contacts the drain electrode fingers 82 and 52 .
  • a plurality of drain vias 90 d are provided for each drain electrode finger 82 .
  • the plurality of drain vias 90d are provided, for example, at regular intervals along the direction in which the drain electrode fingers 82 extend.
  • the drain via 90 d is in contact with each of the upper surface of the drain electrode finger 52 and the lower surface of the drain electrode finger 82 .
  • the upper layer source wiring 70, the upper layer drain wiring 80, the source via 90s and the drain via 90d are each formed using a conductive material.
  • the conductive material is, for example, a metal such as copper or tungsten, but is not particularly limited.
  • the upper layer source wiring 70 and the upper layer drain wiring 80 are located in the same wiring layer. That is, the upper source wiring 70 and the upper drain wiring 80 have the same height from the surface of the substrate. Therefore, the heights of the plurality of source vias 90s and the plurality of drain vias 90d are equal to each other.
  • the upper layer source wiring 70 and the upper layer drain wiring 80 are located in the second wiring layer from the bottom among the plurality of wiring layers provided in the semiconductor device 101 . In other words, there is no other wiring between the upper source wiring 70 and the upper drain wiring 80 and the lower source wiring 140 and the lower drain wiring 150 located in the lowest wiring layer.
  • the upper layer source wiring 70 and the upper layer drain wiring 80 are formed on an interlayer insulating layer (not shown) covering the lower layer source wiring 140 and the lower layer drain wiring 150 .
  • a plurality of through-holes are formed through the interlayer insulating layer in the thickness direction, and conductors filling the plurality of through-holes are source vias 90s or drain vias 90d.
  • the positional relationship and width of the upper source wiring 70 and the upper drain wiring 80 in plan view are substantially the same as those of the lower source wiring 140 and the lower drain wiring 150 .
  • the distance D2 between the source electrode finger 72 and the drain electrode finger 82 is equal to the distance D1 between the source electrode finger 42 and the drain electrode finger 52, and is less than the distance d between the source body portion 20s and the drain body portion 20d. is also big.
  • the center-to-center distance P2 between the source electrode finger 72 and the drain electrode finger 82 is equal to the center-to-center distance P1 between the source electrode finger 42 and the drain electrode finger 52, and the center-to-center distance between the source body portion 20s and the drain body portion 20d is longer than the distance Q.
  • the semiconductor device 101 has the upper layer source wiring 70 having the source electrode fingers 72 overlapping the source electrode fingers 42 when viewed in plan of the substrate, and the upper layer source wiring 70 overlapping the drain electrode fingers 52 in plan view of the substrate.
  • An upper layer drain wiring 80 having drain electrode fingers 82 , a source via 90 s in contact with the source electrode fingers 72 and 42 , and a drain via 90 d in contact with the drain electrode fingers 82 and 52 .
  • Source electrode fingers 72 extend in the second direction.
  • Drain electrode fingers 82 extend in the third direction.
  • the electrode fingers have a two-layer structure, the on-resistance Ron can be reduced as in the case of widening the width of the electrode fingers. That is, the two-layered electrode fingers increase the cross-sectional area perpendicular to the direction in which the electrode fingers extend, so that the on-resistance Ron can be reduced.
  • the center-to-center distance P2 between the source electrode finger 72 and the drain electrode finger 82 in the direction orthogonal to the second direction is the center-to-center distance between the source body portion 20s and the drain body portion 20d in the direction orthogonal to the first direction. longer than the distance Q.
  • the interval D2 can be increased, so that the off-capacitance Coff can be reduced.
  • FIG. 7 is a perspective view showing a schematic configuration of a semiconductor device 102 according to Modification 1 of Embodiment 2.
  • FIG. 7 compared with the semiconductor device 101 in FIG. 6, the configurations of the lower layer source wiring 140 and the lower layer drain wiring 150 are different from the source wiring 40 and the drain wiring 50 of the semiconductor device 2 shown in FIG. is the same as Specifically, the lower layer source wiring 140 has source electrode fingers 44 that are wider than the source electrode fingers 42 . In addition, the lower layer drain wiring 150 has drain electrode fingers 54 that are wider than the drain electrode fingers 52 .
  • the upper layer source wiring 70 has source electrode fingers 74 having a width longer than the source electrode fingers 72 instead of the source electrode fingers 72 .
  • the upper layer drain wiring 80 has drain electrode fingers 84 having a width longer than that of the drain electrode fingers 82 instead of the drain electrode fingers 82 .
  • the width WS2 of the source electrode finger 74 is longer than the width ws of the source body portion 20s.
  • the width WD2 of the drain electrode fingers 84 is longer than the width wd of the drain body portion 20d.
  • the on-resistance Ron can be reduced by increasing the width of the electrode fingers.
  • the width WS2 of the source electrode fingers 74 is equal to the width WD2 of the drain electrode fingers 84, but may be different.
  • the width WS2 of the source electrode finger 74 is longer than the width ws of the source main body portion 20s. Also, for example, the width WD2 of the drain electrode fingers 52 is longer than the width wd of the drain body portion 20d.
  • the effect of reducing the on-resistance Ron by increasing the width of the electrode finger can be obtained for each electrode finger of the two-layer structure, so that the on-resistance Ron can be further reduced. Therefore, a greater effect of reducing insertion loss can be obtained.
  • FIG. 8 is a plan view showing the layout of the first wiring layer of the semiconductor device 103 according to Modification 2 of Embodiment 2.
  • FIG. 9 is a plan view showing the layout of the second wiring layer of the semiconductor device 103 according to Modification 2 of Embodiment 2. As shown in FIG.
  • a semiconductor device 103 shown in FIGS. 8 and 9 differs from the semiconductor device 102 according to Modification 1 in the number of source vias 90s and drain vias 90d provided between two wiring layers.
  • the source vias 90s are arranged in a matrix in plan view between the source electrode fingers 44 and the source electrode fingers 74 .
  • 4 pieces are arranged in the width direction and 21 pieces are arranged in the length direction, but the number of each is not particularly limited.
  • the drain via 60d is also arranged in the same manner as the source via 90s.
  • the number of vias provided for each electrode finger is not particularly limited. Also, the planar shape of the via may not be square, but may be rectangular, circular, oval, or the like.
  • the lower layer source wiring 140 has three source electrode fingers 44 and no source bus bar.
  • the three source electrode fingers 44 are electrically connected via the source via 90s and the upper layer source wiring 70 .
  • the upper layer source wiring 70 has three source electrode fingers 74 and a source bus bar 71 connected to the ends of the three source electrode fingers 74 .
  • the lower layer drain wiring 150 has two drain electrode fingers 54 and no drain bus bar.
  • the two drain electrode fingers 54 are electrically connected via the drain via 90d and the upper layer drain wiring 80 .
  • the upper layer drain wiring 80 has two drain electrode fingers 84 and a drain bus bar 81 connected to the ends of the two drain electrode fingers 84 .
  • the number of source electrode fingers 74 is less than the number of source body portions 20s, and the number of drain electrode fingers 84 is less than the number of drain body portions 20d.
  • the width WS2 of the source electrode fingers 74 is made longer than the width ws of the source body portion 20s
  • the width WD2 of the drain electrode fingers 84 is made longer than the width wd of the drain body portion 20d
  • the center-to-center distance P2 (pitch) to the drain electrode fingers 84 can be made longer than the center-to-center distance Q between the source body portion 20s and the drain body portion 20d.
  • planar view shape of the substrate 10 is a rectangle elongated in the x-axis direction, it may be a square.
  • FIG. 10 is a diagram showing the relationship between the width of the electrode fingers and the product of the on-resistance and off-capacitance (Ron ⁇ Coff).
  • Ron ⁇ Coff off-capacitance
  • Comparative Example 2 in FIG. 10 shows the characteristics of the semiconductor device 101x shown in FIG.
  • FIG. 11 is a perspective view showing a schematic configuration of a semiconductor device 101x according to Comparative Example 2.
  • a semiconductor device 101x shown in FIG. 11 differs from the semiconductor device 101 according to the present embodiment in the direction in which the electrode fingers of the source wiring and the drain wiring extend.
  • the source electrode fingers 42x and 72x and the drain electrode fingers 52x and 82x are provided parallel to the source body portion 20s and the drain body portion 20d, respectively.
  • Comparative Example 3 in FIG. 10 shows the characteristics of the semiconductor device 102x shown in FIG.
  • FIG. 12 is a perspective view showing a schematic configuration of a semiconductor device 102x according to Comparative Example 3.
  • the source electrode fingers 72x and the drain electrode fingers 82x of the second layer are the same as the source electrode fingers 42x and the drain electrode fingers 52x of the first layer. The difference is that they are orthogonal to
  • the center-to-center distance between the source body portion 20s and the drain body portion 20d is the same in both the example and the second and third comparative examples.
  • the distance between the source electrode fingers 42x and the drain electrode fingers 52x of the first layer according to Comparative Examples 2 and 3 cannot be substantially changed because it is restricted by the center-to-center distance between the source body portion 20s and the drain body portion 20d.
  • the distance between the source electrode fingers 42x and the drain electrode fingers 52x of the first layer is 0.54 ⁇ m.
  • the distance between the source electrode finger 72x and the drain electrode finger 82x of the second layer according to Comparative Example 2 is also restricted to 0.54 ⁇ m as in the case of the first layer.
  • the width of each electrode finger is also restricted.
  • the width of each electrode finger according to Comparative Example 2 is equal to each other, for example, 0.2 ⁇ m.
  • the intervals and widths of the source electrode fingers 72x and the drain electrode fingers 82x of the second layer are not restricted and can be changed.
  • the distance between the source electrode fingers 72x and the drain electrode fingers 82x is set to 1.2 ⁇ m.
  • the horizontal axis of FIG. 10 represents the widths of the source electrode fingers 72x and the drain electrode fingers 82x of the second layer.
  • the widths of the source electrode fingers 72x and the drain electrode fingers 82x are equal to each other.
  • the widths of the source electrode fingers 42x and the drain electrode fingers 52x of the first layer are equal to each other, for example, 0.2 ⁇ m.
  • the interval and width of the source electrode fingers 42 and the drain electrode fingers 52 of the first layer are not restricted and can be changed.
  • the distance between the source electrode fingers 42 and the drain electrode fingers 52 is set to 1.2 ⁇ m.
  • the horizontal axis of FIG. 10 represents the width of the source electrode fingers 42 and the drain electrode fingers 52 of the first layer.
  • the spacing and width of the source electrode fingers 72 and drain electrode fingers 82 of the second layer are the same as the spacing and width of the source electrode fingers 42 and drain electrode fingers 52 of the first layer.
  • Ron ⁇ Coff is reduced by increasing the width of each of the source electrode fingers 42 and 72 and the drain electrode fingers 52 and 82.
  • the rate of decrease at this time is greater than in Comparative Example 3, and when the widths of the source electrode fingers 42 and 72 and the drain electrode fingers 52 and 82 are each 0.8 ⁇ m or more, Ron ⁇ Coff is higher in the example. It's getting smaller.
  • Ron converges to approximately the same value as the width increases in both Comparative Example 3 and Example.
  • the off-capacitance Coff is smaller in the example than in the third comparative example. This is due to the difference in the distance between the electrode fingers of the first layer. Therefore, by reducing the distance between the electrode fingers of the first layer, Ron ⁇ Coff can be effectively reduced. For example, when the width of the electrode fingers is 3 ⁇ m, the example can reduce Ron ⁇ Coff by about 36% compared to the second comparative example. Moreover, the example can reduce Ron ⁇ Coff by about 8% compared to the third comparative example.
  • Embodiment 3 differs from Embodiment 1 in that the width of the electrode fingers is narrower.
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 13 is a perspective view showing a schematic configuration of a semiconductor device 201 according to this embodiment.
  • the semiconductor device 201 includes a source wiring 240 and a drain wiring 250 instead of the source wiring 40 and the drain wiring 50 as compared with the semiconductor device 1 .
  • the semiconductor device 201 includes a source via 260s and a drain via 260d instead of the source via 60s and the drain via 60d.
  • the source wiring 240 includes a plurality of source electrode fingers 242, 270 and 272 and a plurality of source vias 290s and 292s. Although not shown in FIG. 13 , source line 240 includes a source bus bar connected to each end of a plurality of source electrode fingers 242 .
  • the source electrode finger 242 is an example of a first source electrode finger, and overlaps the source main body portion 20s in plan view of the substrate.
  • the width WS1 of the source electrode finger 242 is shorter than the width ws of the source body portion 20s.
  • the source electrode finger 270 is an example of a third source electrode finger, and overlaps the source electrode finger 242 in plan view of the substrate.
  • the source electrode finger 270 is connected to the source electrode finger 242 through the source via 290s.
  • three source vias 290s are connected to one source electrode finger 270, but the number of source vias 290s is not particularly limited.
  • a plurality of source electrode fingers 270 are provided for one source electrode finger 242 . Specifically, the plurality of source electrode fingers 270 are arranged side by side along the direction in which the source electrode fingers 242 extend (the y-axis direction). Although not shown in FIG. 13, the plurality of source electrode fingers 270 are arranged at regular intervals along the y-axis direction.
  • the source electrode finger 272 is an example of a third source electrode finger, and overlaps the source electrode finger 242 in plan view of the substrate.
  • the source electrode finger 270 is connected to the source electrode finger 270 through the source via 292s. In the example shown in FIG. 13, three source vias 292s are connected to one source electrode finger 272, but the number of source vias 292s is not particularly limited.
  • the source electrode fingers 272 are provided in a one-to-one correspondence with the source electrode fingers 270, but are not limited to this.
  • a plurality of source electrode fingers 272 may be provided for one source electrode finger 270 , or only one source electrode finger 272 may be provided for a plurality of source electrode fingers 270 .
  • each of the source electrode fingers 270 and 272 is the same as the width WS1 of the source electrode finger 242, for example. By reducing the width of each of the source electrode fingers 242, 270 and 272, it becomes easier to secure a large space between each of the drain electrode fingers 252, 280 and 282 adjacent to each other. Thereby, the off-capacitance Coff can be reduced.
  • the source wiring 240 has a three-layer structure of source electrode fingers 242 , 270 and 272 . As a result, the on-resistance Ron can be reduced as in the case of widening the width of the electrode fingers.
  • the source electrode fingers 242 are connected to the source body portion 20s through the source vias 260s.
  • the source via 260s is elongated in the direction in which the source body 20s extends (x-axis direction) in plan view.
  • the length of the source via 260 s in the x-axis direction is longer than the width WS1 of the source electrode fingers 242 .
  • the contact area between the source via 260s and the source body 20s can be increased, and the contact resistance can be reduced. Also, since the source electrode fingers 242 can be brought into contact with the entire width direction of the source electrode fingers 242, the contact resistance can be reduced. By reducing the contact resistance in this manner, the on-resistance Ron can be reduced.
  • the drain wiring 250 has the same configuration as the source wiring 240. Specifically, the drain wiring 250 includes a plurality of drain electrode fingers 252, 280 and 282 and a plurality of drain vias 290d and 292d. Although not shown in FIG. 13, the drain wiring 250 includes a drain busbar connected to each end of the plurality of drain electrode fingers 252 .
  • the drain electrode finger 252 is an example of a first drain electrode finger, and overlaps the drain main body portion 20d in plan view of the substrate.
  • the width WD1 of the drain electrode finger 252 is shorter than the width wd of the drain body 20d.
  • the drain electrode fingers 252 are located on the same wiring layer as the source electrode fingers 242 .
  • the drain electrode finger 280 is an example of a third drain electrode finger, and overlaps the drain electrode finger 252 in plan view of the substrate.
  • the drain electrode finger 280 is connected to the drain electrode finger 252 through the drain via 290d.
  • three drain vias 290d are connected to one drain electrode finger 280, but the number of drain vias 290d is not particularly limited.
  • the drain electrode fingers 280 are located on the same wiring layer as the source electrode fingers 270 .
  • a plurality of drain electrode fingers 280 are provided for one drain electrode finger 252 .
  • the plurality of drain electrode fingers 280 are arranged side by side along the direction in which the drain electrode fingers 252 extend (the y-axis direction).
  • the plurality of drain electrode fingers 280 are arranged at regular intervals along the y-axis direction.
  • the drain electrode finger 282 is an example of a third drain electrode finger, and overlaps the drain electrode finger 252 in plan view of the substrate.
  • the drain electrode finger 280 is connected to the drain electrode finger 280 via the drain via 292d.
  • three drain vias 292d are connected to one drain electrode finger 282, but the number of drain vias 292d is not particularly limited.
  • the drain electrode fingers 282 are located on the same wiring layer as the source electrode fingers 272 .
  • the drain electrode fingers 282 are provided in a one-to-one correspondence with the drain electrode fingers 280, but the present invention is not limited to this.
  • a plurality of drain electrode fingers 282 may be provided for one drain electrode finger 280 , or only one drain electrode finger 282 may be provided for a plurality of drain electrode fingers 280 .
  • each of the drain electrode fingers 280 and 282 is the same as the width WD1 of the drain electrode finger 282, for example. By shortening the width of each of the drain electrode fingers 252, 280 and 282, it becomes easier to ensure a large space between adjacent source electrode fingers 242, 270 and 272, respectively. Thereby, the off-capacitance Coff can be reduced.
  • the drain wiring 250 according to this embodiment has a three-layer structure of drain electrode fingers 252 , 280 and 282 .
  • the on-resistance Ron can be reduced as in the case of widening the width of the electrode fingers.
  • the drain electrode finger 252 is connected to the drain body 20d through the drain via 260d.
  • the drain via 260d is elongated in the direction in which the drain main body 20d extends (x-axis direction) in plan view.
  • the length of the drain via 260 d in the x-axis direction is longer than the width WD1 of the drain electrode fingers 252 .
  • the contact area between the drain via 260d and the drain body 20d can be increased, and the contact resistance can be reduced. Further, since the drain electrode fingers 252 can be brought into contact with the entire width direction of the drain electrode fingers 252, the contact resistance can be reduced. By reducing the contact resistance in this manner, the on-resistance Ron can be reduced.
  • the source electrode fingers 270 and 272 and the drain electrode fingers 280 and 282 are arranged in a zigzag pattern. Specifically, when viewed along the x-axis direction, the source electrode fingers 270 do not overlap the drain electrode fingers 280 and the source electrode fingers 272 do not overlap the drain electrode fingers 282 . That is, no drain electrode finger 280 is arranged between two source electrode fingers 270 adjacent in the x-axis direction, and a drain electrode finger 282 is arranged between two source electrode fingers 272 adjacent in the x-axis direction. Not placed. As a result, the distance between the source electrode fingers 270 and 272 and the drain electrode fingers 280 and 282 can be increased, thereby reducing the off-capacitance Coff.
  • the source vias 260s, 290s and 292s and the drain vias 260d, 290d and 292d have the same height.
  • the source electrode fingers 242, 270 and 272 are arranged in this order at equal intervals in the thickness direction.
  • the drain electrode fingers 252, 280 and 282 are arranged side by side in this order at equal intervals in the thickness direction.
  • the number of electrode fingers arranged above each of the source electrode fingers 242 and the drain electrode fingers 252 is not particularly limited.
  • the source electrode fingers or the drain electrode fingers may be arranged in the fourth wiring layer or higher.
  • the source wiring 240 and the drain wiring 250 each have a three-layer structure of electrode fingers, the number of layers of electrode fingers included in each may be different.
  • FIG. 14 is a perspective view showing a schematic configuration of a semiconductor device 301 according to Modification 1 of Embodiment 3.
  • FIG. A semiconductor device 301 shown in FIG. 14 differs from the semiconductor device 201 shown in FIG. 13 in that source wiring 340 and drain wiring 350 are provided instead of source wiring 240 and drain wiring 250 .
  • the semiconductor device 301 includes a source via 360s and a drain via 360d instead of the source via 260s and the drain via 260d.
  • the source wiring 340 includes multiple source electrode fingers 342 and 372 and multiple source vias 292s. Although not shown in FIG. 14, the source line 340 includes a source bus bar connected to each end of the plurality of source electrode fingers 342 .
  • the source electrode finger 342 is an example of a first source electrode finger, and overlaps the source main body portion 20s in plan view of the substrate.
  • the source electrode fingers 342 are arranged at positions higher in height from the substrate than the source electrode fingers 242 according to the third embodiment.
  • the source electrode fingers 342 are located in the same wiring layer as the source electrode fingers 270 shown in FIG. 13, that is, in the second wiring layer.
  • the source electrode fingers 342 are connected to the source main body 20s via source vias 360s.
  • the length of the source via 360s in the z-axis direction is longer than the length of the source via 292s in the z-axis direction.
  • source via 360s has the length of two source vias 292s.
  • FIG. 14 illustrates an example in which the source via 360s is composed of two vias connected in the z-axis direction, but may be composed of one via. This is the same for the drain via 360d.
  • the source electrode finger 372 is an example of a third source electrode finger, and overlaps with the source electrode finger 342 in plan view of the substrate.
  • the source electrode finger 372 is connected to the source electrode finger 342 through the source via 292s.
  • three source vias 292s are connected to one source electrode finger 372, but the number of source vias 292s is not particularly limited.
  • a plurality of source electrode fingers 372 are provided for one source electrode finger 342 . Specifically, the plurality of source electrode fingers 372 are arranged side by side along the direction in which the source electrode fingers 342 extend (the y-axis direction). Although not shown in FIG. 14, the plurality of source electrode fingers 372 are arranged at regular intervals along the y-axis direction.
  • the drain wiring 350 has the same configuration as the source wiring 340. Specifically, the drain wiring 350 includes a plurality of drain electrode fingers 352 and 382 and a plurality of drain vias 292d. Although not shown in FIG. 14, the drain wiring 350 includes a drain bus bar connected to each end of the plurality of drain electrode fingers 352 .
  • the drain electrode finger 352 is an example of a first drain electrode finger, and overlaps the drain main body portion 20d in plan view of the substrate.
  • the drain electrode fingers 352 are arranged at positions higher in height from the substrate than the drain electrode fingers 252 according to the third embodiment.
  • the drain electrode finger 352 is located in the same wiring layer as the drain electrode finger 280 shown in FIG. 13, that is, in the second wiring layer.
  • the drain electrode fingers 352 are located on the same wiring layer as the source electrode fingers 342 .
  • drain electrode finger 352 is connected to the drain main body 20d through the drain via 360d.
  • the length of the drain via 360d in the z-axis direction is longer than the length of the drain via 292d in the z-axis direction.
  • drain via 360d has the length of two drain vias 292d.
  • the drain electrode finger 382 is an example of a third drain electrode finger, and overlaps the drain electrode finger 352 in plan view of the substrate.
  • the drain electrode finger 382 is connected to the drain electrode finger 352 through the drain via 292d.
  • three drain vias 292d are connected to one drain electrode finger 382, but the number of drain vias 292d is not particularly limited.
  • a plurality of drain electrode fingers 382 are provided for one drain electrode finger 352 . Specifically, the plurality of drain electrode fingers 382 are arranged side by side along the direction in which the drain electrode fingers 352 extend (the y-axis direction). Although not shown in FIG. 14, the plurality of drain electrode fingers 382 are arranged at regular intervals along the y-axis direction.
  • the source electrode fingers 342 and the drain electrode fingers 352 are arranged at higher positions from the substrate. Therefore, since the distance between each of the source electrode fingers 342 and the drain electrode fingers 352 and the gate 30 can be increased, the off-capacitance Coff can be reduced.
  • the width of each of the source electrode fingers 342 and the drain electrode fingers 352 is short.
  • the source wiring 340 has a two-layer structure of source electrode fingers 342 and 372 .
  • the on-resistance Ron can be reduced as in the case of widening the width of the electrode fingers. Since the drain wiring 350 also has a similar configuration, the on-resistance Ron can be reduced.
  • FIG. 15 is a perspective view showing a schematic configuration of a semiconductor device 401 according to Modification 2 of Embodiment 3.
  • FIG. A semiconductor device 401 shown in FIG. 15 differs from the semiconductor device 301 shown in FIG. Also, the semiconductor device 401 includes a drain via 460d instead of the drain via 360d.
  • the source wiring 440 includes multiple source electrode fingers 342 . Although not shown in FIG. 15, the source wiring 440 includes source bus bars connected to the ends of each of the plurality of source electrode fingers 342 .
  • the plurality of source electrode fingers 342 are the same as those in Modification 1 of Embodiment 3, and are located in the same wiring layer as source electrode fingers 270 shown in FIG. 13, that is, in the second wiring layer.
  • the drain wiring 450 includes a plurality of drain electrode fingers 452 . Although not shown in FIG. 15, the drain wiring 450 includes a drain busbar connected to each end of the plurality of drain electrode fingers 452 .
  • the plurality of drain electrode fingers 452 is an example of first drain electrode fingers, and overlaps the drain body portion 20d in plan view of the substrate.
  • the drain electrode fingers 452 are arranged at positions higher in height from the substrate than the drain electrode fingers 352 according to the second modified example of the third embodiment.
  • the drain electrode finger 452 is located in the same wiring layer as the drain electrode finger 282 shown in FIG. 13, that is, the third wiring layer.
  • the drain electrode finger 452 is connected to the drain body 20d through the drain via 460d.
  • the length of the drain via 460d in the z-axis direction is longer than the length of the source via 360s in the z-axis direction.
  • the drain via 460d has a length of 1.5 source vias 360s.
  • the source electrode fingers 342 and the drain electrode fingers 452 are located in wiring layers at different heights. As a result, the distance between the source electrode finger 342 and the drain electrode finger 452 can be widened, so that the off-capacitance Coff can be reduced.
  • the source electrode fingers 342 are arranged lower than the drain electrode fingers 452, that is, at a position closer to the substrate, but the present invention is not limited to this.
  • Drain electrode fingers 452 may be lower than source electrode fingers 342 . That is, the length of the drain via 460d in the z-axis direction may be shorter than the length of the source via 360s in the z-axis direction.
  • the height of the source electrode fingers 342 from the substrate and the height of the drain electrode fingers 352 from the substrate may be different, and either one may be higher.
  • FIG. 16 is a perspective view showing a schematic configuration of a semiconductor device 501 according to Modification 3 of Embodiment 3.
  • FIG. A semiconductor device 501 shown in FIG. 16 differs from the semiconductor device 401 shown in FIG. 15 in that a source wiring 540 is provided instead of the source wiring 440 .
  • the semiconductor device 501 includes a source via 260s instead of the source via 360s.
  • a source wiring 540 includes a plurality of source electrode fingers 242 . Although not shown in FIG. 16, the source wiring 540 includes source bus bars connected to the ends of each of the plurality of source electrode fingers 242 . A plurality of source electrode fingers 242 are the same as those in the third embodiment, and are located in the first wiring layer.
  • the distance between the source electrode fingers 242 and the substrate is shorter than the distance between the source electrode fingers 242 and the drain electrode fingers 452 in the height direction.
  • the length of the source via 260s in the z-axis direction is shorter than the difference between the length of the drain via 460d in the z-axis direction and the length of the source via 260s in the z-axis direction.
  • the wiring layers in which the source electrode fingers 242 and the drain electrode fingers 452 are arranged are not limited to the first layer and the third layer, respectively.
  • the wiring layers on which the source electrode fingers 242 and the drain electrode fingers 452 are arranged may be the first and fourth layers, or the second and fourth layers.
  • the second direction in which the source electrode fingers extend and the third direction in which the drain electrode fingers extend are the same, but the present invention is not limited to this.
  • the source electrode finger and the drain electrode finger may not be parallel as long as they do not contact each other, and one may be inclined with respect to the other.
  • the second direction in which the source electrode fingers extend and the third direction in which the drain electrode fingers extend may be obliquely inclined with respect to the first direction in which the source body portion and the drain body portion extend.
  • one source electrode finger and one drain electrode finger are arranged alternately, but the present invention is not limited to this.
  • a plurality of source electrode fingers and a plurality of drain electrode fingers may be alternately arranged.
  • the above description may be applied not only to the lower source electrode finger 42 or 44 and the lower drain electrode finger 52 or 54, but also to the upper source electrode finger 72 or 74 and the upper drain electrode finger 82 or 84. .
  • the present invention can be used for communication devices and front-end circuits that perform wireless communication, and can be used for communication equipment such as mobile phones, for example.

Landscapes

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Abstract

半導体装置（１）は、基板と、基板に設けられたｘ軸方向に延びるソース本体部（２０ｓ）と、基板に設けられたｘ軸方向に延びるドレイン本体部（２０ｄ）と、基板の平面視においてソース本体部（２０ｓ）と重なるソース電極指（４２）を有するソース配線（４０）と、基板の平面視においてドレイン本体部（２０ｄ）と重なるドレイン電極指（５２）を有するドレイン配線（５０）と、ソース電極指（４２）とソース本体部（２０ｓ）とに接触するソースビア（６０ｓ）と、ドレイン電極指（５２）とドレイン本体部（２０ｄ）とに接触するドレインビア（６０ｄ）と、を備える。ソース電極指（４２）は、ｘ軸方向に交差する方向に延びている。ドレイン電極指（５２）は、ｘ軸方向に交差する方向に延びている。

Description

半導体装置
　本発明は、半導体装置に関する。
　特許文献１には、無線通信を切り替えるための高周波半導体スイッチに含まれる電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
　特許文献１に開示されたＦＥＴは、基板に形成されたソース領域に電気的に接続されたソース配線と、基板に形成されたドレイン領域に電気的に接続されたドレイン配線と、ゲートに電圧を印加するためのゲート配線と、を備える。ソース領域及びドレイン領域は、互いに平行に延びている。ソース配線は、ソース領域の上部に位置し、ソース領域と同じ方向に延びている。ドレイン配線は、ドレイン領域の上部に位置し、ドレイン領域と同じ方向に延びている。
特開２０１２－１３４２５１号公報
　従来のＦＥＴでは、ＦＥＴに求められる仕様によってソース領域とドレイン領域との間隔、及び、各領域の幅が決定される場合がある。この場合、ソース配線及びドレイン配線の配置は、ソース領域及びドレイン領域の位置関係に基づいて定まる。具体的には、ソース配線とドレイン配線との間隔、及び、各配線の幅は、ソース領域とドレイン領域との間隔、及び、各領域の幅による制限を受ける。配線の間隔又は幅を変更するためには、ソース領域とドレイン領域との間の間隔又は幅も変更しなければならず、ＦＥＴの性能が劣化するおそれがある。
　そこで、本発明は、ＦＥＴの性能の劣化を抑制しながら配線レイアウトの自由度を高めることができる半導体装置を提供することを目的とする。
　本発明の一態様に係る半導体装置は、基板と、基板に設けられた、第１方向に延びるソース本体部と、基板に設けられた、第１方向に延びるドレイン本体部と、基板の平面視においてソース本体部と重なる第１ソース電極指を有する第１ソース配線と、基板の平面視においてドレイン本体部と重なる第１ドレイン電極指を有する第１ドレイン配線と、第１ソース電極指とソース本体部とに接触する第１ソースビアと、第１ドレイン電極指とドレイン本体部とに接触する第１ドレインビアと、を備える。第１ソース電極指は、第１方向に交差する第２方向に延びており、第１ドレイン電極指は、第１方向に交差する第３方向に延びている。
　本発明に係る半導体装置によれば、ＦＥＴの性能の劣化を抑制しながら配線レイアウトの自由度を高めることができる。
図１は、実施の形態１に係る半導体装置の概略構成を示す斜視図である。 図２は、比較例１に係る半導体装置の概略構成を示す斜視図である。 図３は、実施の形態１の変形例１に係る半導体装置の概略構成を示す斜視図である。 図４は、実施の形態１の変形例２に係る半導体装置の基板の表面のレイアウトを示す平面図である。 図５は、実施の形態１の変形例２に係る半導体装置の配線層のレイアウトを示す平面図である。 図６は、実施の形態２に係る半導体装置の概略構成を示す斜視図である。 図７は、実施の形態２の変形例１に係る半導体装置の概略構成を示す斜視図である。 図８は、実施の形態２の変形例２に係る半導体装置の１層目の配線層のレイアウトを示す平面図である。 図９は、実施の形態２の変形例２に係る半導体装置の２層目の配線層のレイアウトを示す平面図である。 図１０は、電極指の幅とオン抵抗及びオフ容量の積との関係を示す図である。 図１１は、比較例２に係る半導体装置の概略構成を示す斜視図である。 図１２は、比較例３に係る半導体装置の概略構成を示す斜視図である。 図１３は、実施の形態３に係る半導体装置の概略構成を示す斜視図である。 図１４は、実施の形態３の変形例１に係る半導体装置の概略構成を示す斜視図である。 図１５は、実施の形態３の変形例２に係る半導体装置の概略構成を示す斜視図である。 図１６は、実施の形態３の変形例３に係る半導体装置の概略構成を示す斜視図である。
　以下では、本発明の実施の形態に係る半導体装置について、図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
　また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、長方形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書及び図面において、ｘ軸、ｙ軸及びｚ軸は、三次元直交座標系の三軸を示している。各実施の形態では、ｚ軸方向を基板の主面に対して垂直な方向としている。
　また、本発明の部材配置において、「基板の平面視」とは、「基板の主面の平面視」と同義であり、ｚ軸の正側からｘｙ平面に物体を正投影して見ることを意味する。本明細書では、特に断りの無い限り、「平面視」とは「基板の主面の平面視」を意味する。本明細書では、基板に対して、配線層が設けられた側を「上方（又は上側）」とし、その反対方向を「下方（又は下側）」としている。
　また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数又は順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。
　（実施の形態１）
　［１－１．構成］
　まず、本実施の形態に係る半導体装置の構成について、図１を用いて説明する。図１は、本実施の形態に係る半導体装置１の概略構成を示す斜視図である。
　図１に示される半導体装置１は、電界効果トランジスタ（ＦＥＴ）を含む半導体スイッチ装置である。具体的には、半導体装置１は、無線通信の高周波信号の信号経路の切り替えに用いられる高周波スイッチである。
　高周波信号は、例えば、Ｗｉ－Ｆｉ（登録商標）、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）又は５Ｇ（５ｔｈ　Ｇｅｎｅｒａｔｉｏｎ）などの通信規格に準拠した信号である。例えば、高周波信号は、１ＧＨｚ帯、２．４ＧＨｚ帯又は５ＧＨｚ帯の信号であるが、これらに限定されない。
　図１に示されるように、半導体装置１は、基板（図示せず）と、ソース本体部２０ｓと、ドレイン本体部２０ｄと、ゲート３０と、ソース配線４０と、ドレイン配線５０と、ソースビア６０ｓと、ドレインビア６０ｄと、を備える。本実施の形態では、半導体装置１は、ソース本体部２０ｓ、ドレイン本体部２０ｄ、ソースビア６０ｓ及びドレインビア６０ｄをそれぞれ複数備える。
　基板は、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などの半導体基板である。
　ソース本体部２０ｓ及びドレイン本体部２０ｄは、基板に設けられている。例えば、ソース本体部２０ｓ及びドレイン本体部２０ｄは、基板の表層部に形成された不純物領域である。ソース本体部２０ｓは、ＦＥＴのソースであり、ソース領域とも称される。ドレイン本体部２０ｄは、ＦＥＴのドレインであり、ドレイン領域とも称される。ソース本体部２０ｓ及びドレイン本体部２０ｄは、不純物領域の表面を覆う導電層を含んでもよい。導電層は、例えば導電性のシリサイド膜などである。
　ソース本体部２０ｓ及びドレイン本体部２０ｄは、ｘ軸方向に延びている。ここで、ｘ軸方向は、第１方向の一例である。ソース本体部２０ｓ及びドレイン本体部２０ｄは、ｘ軸方向に沿って平行に延び、かつ、ｙ軸方向に沿って１つずつ交互に並んで配置されている。隣り合うソース本体部２０ｓとドレイン本体部２０ｄとは、所定の間隔ｄを空けて配置されている。ソース本体部２０ｓ及びドレイン本体部２０ｄの各々の平面視形状は、例えばｘ軸方向に長尺な長方形である。
　図１に示される例では、ソース本体部２０ｓの幅ｗｓとドレイン本体部２０ｄの幅ｗｄとは、互いに等しい。なお、「幅」とは、長尺な形状の短手方向における長さを意味する。つまり、ソース本体部２０ｓの幅ｗｓは、ソース本体部２０ｓのｙ軸方向の長さである。ドレイン本体部２０ｄの幅ｗｄについても同様である。なお、幅ｗｓ及びｗｄは、隣り合うゲート電極指３２間の間隔にほぼ等しい。
　ゲート３０は、ＦＥＴのゲートであり、基板の表面に設けられている。ゲート３０は、櫛状電極であり、図１に示されるように、ゲートバスバー３１と、複数のゲート電極指３２と、を含む。ゲートバスバー３１及び複数のゲート電極指３２は、ポリシリコンなどの導電性材料を用いて形成されている。
　ゲートバスバー３１は、複数のゲート電極指３２の各々の端部に接続されている。ゲートバスバー３１にゲート電圧を給電することにより、複数のゲート電極指３２の各々にゲート電位を与えることができる。ゲート電位の大きさによって半導体装置１の導通（オン）及び非導通（オフ）が制御される。
　複数のゲート電極指３２は、ｘ軸方向に延びている。ゲート電極指３２は、ソース本体部２０ｓとドレイン本体部２０ｄとの間毎に設けられている。ゲート電極指３２、ソース本体部２０ｓ及びドレイン本体部２０ｄは、互いに平行に延びている。なお、図１には示されていないが、ゲート電極指３２と基板表面との間にはシリコン酸化膜などのゲート絶縁膜が設けられている。
　ゲート電極指３２の幅は、ソース本体部２０ｓ及びドレイン本体部２０ｄの間隔ｄとほぼ等しい。ゲート電極指３２の幅は、ゲート電極指３２のｙ軸方向の長さである。
　ソース配線４０は、第１ソース配線の一例であり、ソース電極指４２を有する。図１では、ソース電極指４２が１本のみしか図示されていないが、本実施の形態では、ソース配線４０は、櫛状配線であり、ソース電極指４２を複数有する。複数のソース電極指４２は、端部（例えばｙ軸の負側の端部）でソースバスバー（図示せず）によって連結されている。
　ソース電極指４２は、第１ソース電極指の一例であり、基板の平面視においてソース本体部２０ｓと重なっている。ソース電極指４２は、ｙ軸方向に延びている。ここで、ｙ軸方向は、第１方向に交差する第２方向の一例である。本実施の形態では、ソース電極指４２が延びる方向（ｙ軸方向）とソース本体部２０ｓが延びる方向（ｘ軸方向）とは、直交している。ソース電極指４２は、ソースビア６０ｓを介してソース本体部２０ｓに電気的に接続されている。
　ソースビア６０ｓは、第１ソースビアの一例であり、ソース電極指４２とソース本体部２０ｓとに接触する導体である。具体的には、ソースビア６０ｓは、平面視におけるソース電極指４２とソース本体部２０ｓとの交差部毎に少なくとも１つずつ設けられている。ソースビア６０ｓは、対応する交差部でソース本体部２０ｓの上面とソース電極指４２の下面との各々に接触している。
　ドレイン配線５０は、第１ドレイン配線の一例であり、ドレイン電極指５２を有する。本実施の形態では、ドレイン配線５０は、櫛状配線であり、ドレイン電極指５２を複数有する。複数のドレイン電極指５２は、ソースバスバーとは反対側の端部（例えばｙ軸の正側の端部）でドレインバスバー（図示せず）によって連結されている。
　ドレイン電極指５２は、第１ドレイン電極指の一例であり、基板の平面視においてドレイン本体部２０ｄと重なっている。ドレイン電極指５２は、ｙ軸方向に延びている。ここで、ｙ軸方向は、第１方向に交差する第３方向の一例である。本実施の形態では、ドレイン電極指５２とソース電極指４２とは、同じ方向に延びており、互いに平行である。ドレイン電極指５２が延びる方向（ｙ軸方向）とドレイン本体部２０ｄが延びる方向（ｘ軸方向）とは、直交している。ドレイン電極指５２は、ドレインビア６０ｄを介してドレイン本体部２０ｄに電気的に接続されている。
　ドレインビア６０ｄは、第１ドレインビアの一例であり、ドレイン電極指５２とドレイン本体部２０ｄとに接触する導体である。具体的には、ドレインビア６０ｄは、平面視におけるドレイン電極指５２とドレイン本体部２０ｄとの交差部毎に少なくとも１つずつ設けられている。ドレインビア６０ｄは、対応する交差部でドレイン本体部２０ｄの上面とドレイン電極指５２の下面との各々に接触している。
　図１に示される例では、ソース電極指４２の幅ＷＳ１とドレイン電極指５２の幅ＷＤ１とは、互いに等しい。ソース電極指４２の幅ＷＳ１は、ソース電極指４２のｘ軸方向の長さである。ドレイン電極指５２の幅ＷＤ１についても同様である。
　ソース配線４０、ドレイン配線５０、ソースビア６０ｓ及びドレインビア６０ｄはそれぞれ、導電性材料を用いて形成されている。導電性材料は、例えば、銅、タングステンなどの金属であるが、特に限定されない。
　ソース配線４０及びドレイン配線５０は、同一の配線層に位置している。つまり、ソース配線４０及びドレイン配線５０の各々の基板の表面からの高さは同じである。よって、複数のソースビア６０ｓ及び複数のドレインビア６０ｄの各々の高さは、互いに等しくなっている。
　半導体装置１が複数の配線層を備える場合、ソース配線４０及びドレイン配線５０は、当該複数の配線層のうちの最下層、すなわち、最も基板に近い配線層に位置している。つまり、ソース配線４０及びドレイン配線５０と基板との間には、他の配線（ゲート３０を除く）が存在していない。ソース配線４０及びドレイン配線５０は、ゲート３０及び基板の表面を覆う層間絶縁層（図示せず）上に形成されている。当該層間絶縁層には、厚み方向に貫通する複数の貫通孔が形成されており、当該複数の貫通孔の各々を埋める導体がソースビア６０ｓ又はドレインビア６０ｄである。
　本実施の形態では、ソース電極指４２とドレイン電極指５２とは、ｘ軸方向に沿って１つずつ交互に並んで配置されている。ソース電極指４２とドレイン電極指５２との間隔Ｄ１は、ソース本体部２０ｓとドレイン本体部２０ｄとの間隔ｄよりも大きい。また、ソース電極指４２とドレイン電極指５２との中心間距離Ｐ１は、ソース本体部２０ｓとドレイン本体部２０ｄとの中心間距離Ｑよりも長い。
　中心間距離Ｐ１は、平面視において、ソース電極指４２の中心線とドレイン電極指５２の中心線との最短距離である。中心線は、平面視において、電極指をその延びる方向に沿って二等分する線である。本実施の形態では、ソース電極指４２とドレイン電極指５２とがｙ軸方向に沿って平行であるので、中心間距離Ｐ１は、ｘ軸方向に沿った距離になる。中心間距離Ｐ１は、ソース電極指４２の幅ＷＳ１の半分と、ドレイン電極指５２の幅ＷＤ１の半分と、ソース電極指４２及びドレイン電極指５２の間隔Ｄ１との和に等しい。
　中心間距離Ｑについても同様である。中心間距離Ｑは、平面視において、ソース本体部２０ｓの中心線とドレイン本体部２０ｄの中心線との最短距離である。中心線は、平面視において、本体部をその延びる方向に沿って二等分する線である。本実施の形態では、ソース本体部２０ｓとドレイン本体部２０ｄとがｘ軸方向に沿って平行であるので、中心間距離Ｑは、ｙ軸方向に沿った距離になる。中心間距離Ｑは、ソース本体部２０ｓの幅の半分と、ドレイン本体部２０ｄの幅の半分と、ソース本体部２０ｓ及びドレイン本体部２０ｄの間隔ｄとの和に等しい。
　なお、図１は、半導体装置１の一部のみを抜き出して模式的に示した図である。ｙ軸の正方向及び／又は負方向に沿って、ソース本体部２０ｓ、ゲート電極指３２及びドレイン本体部２０ｄが交互に繰り返し設けられ、かつ、ゲートバスバー３１、ソース電極指４２及びドレイン電極指５２が延びている。また、ｘ軸の負方向に沿って、ソース本体部２０ｓ、ゲート電極指３２及びドレイン本体部２０ｄが延びており、かつ、ソース電極指４２及びドレイン電極指５２が繰り返し配置されている。ソースビア６０ｓは、ソース電極指４２とソース本体部２０ｓとの交差部毎に少なくとも１つ設けられている。ドレインビア６０ｄは、ドレイン電極指５２とドレイン本体部２０ｄとの交差部毎に少なくとも１つ設けられている。
　［１－２．作用効果］
　続いて、本実施の形態に係る半導体装置１の作用効果について説明する。
　半導体装置１などの高周波スイッチの重要な性能指標は、オン抵抗Ｒｏｎ及びオフ容量Ｃｏｆｆである。オン抵抗Ｒｏｎは、ＦＥＴが導通（オン）しているときのドレイン－ソース間の抵抗である。オフ容量Ｃｏｆｆは、ＦＥＴが非導通（オフ）であるときのドレイン－ソース間容量である。
　オン抵抗Ｒｏｎが低い程、スイッチの挿入損失を低減することができ、かつ、大電力の通電時の発熱も低減することができる。オフ容量Ｃｏｆｆが小さい程、高い周波数におけるアイソレーションを高めることができる。また、スイッチに付加される不要の浮遊容量が小さくなるので、高い周波数における整合改善がなされ、スイッチの挿入損失を低減することができる。
　高周波スイッチとしては、通信帯域の高周波化、及び、低消費電力化の要求に応えるため、低損失及び高アイソレーションが求められている。したがって、高周波スイッチには、オン抵抗Ｒｏｎとオフ容量Ｃｏｆｆとの積（以下、Ｒｏｎ×Ｃｏｆｆと記載する場合がある）が小さいことが望まれる。
　オフ容量Ｃｏｆｆは、例えば、配線間距離を長くすることにより低減することができる。しかしながら、図２に示される比較例に係る半導体装置１ｘでは、配線間距離を充分に長くすることができない。
　図２は、比較例に係る半導体装置１ｘの概略構成を示す斜視図である。図２に示される半導体装置１ｘは、本実施の形態に係る半導体装置１と比較して、ソース配線及びドレイン配線の各電極指の延びる方向が異なっている。半導体装置１ｘでは、ソース電極指４２ｘ及びドレイン電極指５２ｘはそれぞれ、ソース本体部２０ｓ及びドレイン本体部２０ｄと平行に設けられている。
　比較例に係る半導体装置１ｘでは、ソース電極指４２ｘとドレイン電極指５２ｘとの間隔（配線間距離）Ｄｘは、ソース本体部２０ｓとドレイン本体部２０ｄとの間隔ｄに制限される。特に、図２に示されるように、ソース本体部２０ｓとドレイン本体部２０ｄとが交互に繰り返し設けられている場合には、ソース電極指４２ｘとドレイン電極指５２ｘとの間隔Ｄｘを１ヶ所で大きくすると、他の部分で間隔Ｄｘが狭くなる。このため、均等な配線間距離Ｄｘを維持しようとした場合には、配線間距離Ｄｘを長くすることができない。
　また、配線間距離Ｄｘを長くするためには、ソース電極指４２ｘの幅ＷＳｘ又はドレイン電極指５２の幅ＷＤｘを短くすることが考えられる。しかしながら、電極指の幅ＷＳｘ又はＷＤｘが短くなると、オン抵抗Ｒｏｎが大きくなるため、結果的にスイッチとしての性能が低下する。また、電極指の幅ＷＳｘ又はＷＤｘを短くしたとしても、ソース本体部２０ｓとドレイン本体部２０ｄとの中心間距離（ピッチ）Ｑ以上に配線間距離Ｄｘを長くすることができない。
　このように、比較例に係る半導体装置１ｘでは、半導体装置１ｘに求められる仕様によって間隔ｄ、並びに、各本体部の幅ｗｓ及びｗｄが決定される。半導体装置１ｘでは、ソース電極指４２ｘ及びドレイン電極指５２ｘの配置は、ソース本体部２０ｓ及びドレイン本体部２０ｄの位置関係に基づいて定まる。具体的には、電極指の間隔Ｄｘ、並びに、各電極指の幅ＷＳｘ及びＷＤｘは、ソース本体部２０ｓとドレイン本体部２０ｄとの間隔ｄ、並びに、各本体部の幅ｗｓ及びｗｄによる制限を受ける。電極指の間隔Ｄｘ又は幅ＷＳｘ若しくはＷＤｘを変更するためには、ソース本体部２０ｓとドレイン本体部２０ｄとの間の間隔ｄ又は幅ｗｓ若しくはｗｄも変更しなければならず、半導体装置１ｘの性能が劣化するおそれがある。
　これに対して、本実施の形態に係る半導体装置１では、図１に示されるように、ソース本体部２０ｓ及びドレイン本体部２０ｄの延びる方向に対して、ソース電極指４２及びドレイン電極指５２の延びる方向が交差している。これにより、ソース電極指４２及びドレイン電極指５２のレイアウトの自由度が高まる。具体的には、ソース電極指４２及びドレイン電極指５２の間隔Ｄ１を大きくすることができる。
　例えば、比較例に係る半導体装置１ｘでは、ソース本体部２０ｓとソース電極指４２ｘとが一対一で対応し、ドレイン本体部２０ｄとドレイン電極指５２ｘとが一対一で対応している。これに対して、本実施の形態に係る半導体装置１では、１つのソース電極指４２が複数のソース本体部２０ｓに複数のソースビア６０ｓを介して電気的に接続されている。このため、ソース本体部２０ｓとソース電極指４２とは一対一で対応していなくてもよく、ソース電極指４２の個数をソース本体部２０ｓの個数よりも少なくすることができる。ドレイン電極指５２とドレイン本体部２０ｄとの関係についても同様である。ソース電極指４２及びドレイン電極指５２の個数が少なくなることによって、配線間距離（間隔Ｄ１）を長くすることができる。
　間隔Ｄ１は、例えば０．３μｍ以上３μｍ以下である。間隔Ｄ１は、一例として１μｍ又は１．２μｍなどである。間隔Ｄ１が小さすぎると、オフ容量Ｃｏｆｆを小さくすることができない。また、間隔Ｄ１が大きすぎると、ソースビア６０ｓの配置間隔及びドレインビア６０ｄの配置間隔も大きくなる。このため、ソース本体部２０ｓ及びドレイン本体部２０ｄの各々に対する電気的な接続が充分に低抵抗で行われず、オン抵抗Ｒｏｎが増大するおそれがある。
　なお、電極指の個数が本体部の個数より少ないことは必須の要件ではない。例えば、半導体装置１の平面視形状がｘ軸に長尺な形状を有してもよい。この場合、ソース本体部２０ｓ及びドレイン本体部２０ｄがそれぞれｘ軸の負方向に長く延びているので、ソース電極指４２及びドレイン電極指５２の間隔Ｄ１を大きくすることができる。
　以上のように、本実施の形態に係る半導体装置１では、電極指の間隔Ｄ１を大きくすることができるので、半導体装置１のオフ容量Ｃｏｆｆを小さくすることができる。なお、ソース電極指４２の幅ＷＳ１及びドレイン電極指５２の幅ＷＤ１は、短くする必要がないため、オン抵抗Ｒｏｎの増加を抑制することができる。よって、半導体装置１によれば、挿入損失の増大を抑制しながら、アイソレーションを高めることができる。
　以上のように、本実施の形態に係る半導体装置１は、基板と、基板に設けられた、第１方向に延びるソース本体部２０ｓと、基板に設けられた、第１方向に延びるドレイン本体部２０ｄと、基板の平面視においてソース本体部２０ｓと重なるソース電極指４２を有するソース配線４０と、基板の平面視においてドレイン本体部２０ｄと重なるドレイン電極指５２を有するドレイン配線５０と、ソース電極指４２とソース本体部２０ｓとに接触するソースビア６０ｓと、ドレイン電極指５２とドレイン本体部２０ｄとに接触するドレインビア６０ｄと、を備える。ソース電極指４２は、第１方向に交差する第２方向に延びている。ドレイン電極指５２は、第１方向に交差する第３方向に延びている。
　従来のＦＥＴでは、ＦＥＴに求められる仕様によってソース領域とドレイン領域との間隔、及び、各領域の幅が決定される場合がある。この場合、ソース配線及びドレイン配線の配置は、ソース領域及びドレイン領域の位置関係に基づいて定まる。具体的には、ソース配線とドレイン配線との間隔、及び、各配線の幅は、ソース領域とドレイン領域との間隔、及び、各領域の幅による制限を受ける。配線の間隔又は幅を変更するためには、ソース領域とドレイン領域との間の間隔又は幅も変更しなければならず、ＦＥＴの性能が劣化するおそれがある。
　これに対して、本実施の形態に係る半導体装置１によれば、ソース本体部２０ｓ及びドレイン本体部２０ｄの配置を変更することなく、ソース電極指４２及びドレイン電極指５２のレイアウトの自由度を高めることができる。なお、ＦＥＴの性能を決めるパラメータの１つとしてチャネル長がある。チャネル長は、ソース本体部２０ｓ及びドレイン本体部２０ｄの間隔ｄに相当する。半導体装置１では、ソース本体部２０ｓ及びドレイン本体部２０ｄの配置を変更しなくてよいので、ＦＥＴの性能の劣化を抑制することができる。
　また、例えば、上記第３方向は、上記第２方向と同じ方向である。
　これにより、ソース電極指４２とドレイン電極指５２とが平行に配置されるので、局所的に間隔Ｄ１が小さくならない。よって、オフ容量Ｃｏｆｆの増大を抑制することができるので、半導体装置１のアイソレーションを高めることができる。
　また、例えば、第２方向に直交する方向におけるソース電極指４２とドレイン電極指５２との中心間距離Ｐ１は、第１方向に直交する方向におけるソース本体部２０ｓとドレイン本体部２０ｄとの中心間距離Ｑよりも長い。
　これにより、ソース電極指４２とドレイン電極指５２との間隔Ｄ１を大きくすることができるので、オフ容量Ｃｏｆｆを小さくすることができる。よって、半導体装置１のアイソレーションを高めることができる。
　また、例えば、ソース本体部２０ｓ、ドレイン本体部２０ｄ、ソースビア６０ｓ及びドレインビア６０ｄをそれぞれ複数備える。複数のソース本体部２０ｓ及び複数のドレイン本体部２０ｄは、第１方向に沿って互いに平行に延び、かつ、第１方向に直交する方向に沿って１つずつ交互に並んで配置されている。ソースビア６０ｓは、ソース本体部２０ｓ毎に設けられ、対応するソース本体部２０ｓとソース電極指４２とに接触する。ドレインビア６０ｄは、ドレイン本体部２０ｄ毎に設けられ、対応するドレイン本体部２０ｄとドレイン電極指５２とに接触する。
　これにより、ソース本体部２０ｓ及びドレイン本体部２０ｄがそれぞれ複数設けられているので、大電力用のスイッチとして半導体装置１を利用することができる。
　また、例えば、ソース配線４０は、ソース電極指４２を複数有する。ドレイン配線５０は、ドレイン電極指５２を複数有する。複数のソース電極指４２は、第２方向に沿って互いに平行に延びている。複数のドレイン電極指５２は、第３方向に沿って互いに平行に延びている。ソースビア６０ｓは、平面視におけるソース本体部２０ｓとソース電極指４２との交差部毎に設けられ、対応する交差部でソース本体部２０ｓとソース電極指４２とに接触している。ドレインビア６０ｄは、平面視におけるドレイン本体部２０ｄとドレイン電極指５２との交差部毎に設けられ、対応する交差部でドレイン本体部２０ｄとドレイン電極指５２とに接触している。
　これにより、ソース電極指４２及びドレイン電極指５２がそれぞれ複数設けられているので、大電力用のスイッチとして半導体装置１を利用することができる。
　また、例えば、複数のソース電極指４２及び複数のドレイン電極指５２は、第１方向に沿って１つずつ交互に並んで配置されている。
　これにより、電極指と本体部との接続（すなわち、ビアの配置）を簡単に等間隔にすることができ、局所的に間隔が広がって接続抵抗が大きくなるのを抑制することができる。よって、オン抵抗Ｒｏｎを小さくすることができる。
　また、例えば、上記第２方向は、上記第１方向に直交する方向である。
　これにより、平面視におけるソース電極指４２とドレイン本体部２０ｄとの交差部の面積を小さくすることができる。このため、ソース電極指４２とドレイン本体部２０ｄとの間に発生する寄生容量を小さくすることができるので、オフ容量Ｃｏｆｆを小さくすることができる。同様に、平面視におけるドレイン電極指５２とソース本体部２０ｓとの交差部の面積を小さくすることができる。このため、ドレイン電極指５２とソース本体部２０ｓとの間に発生する寄生容量を小さくすることができるので、オフ容量Ｃｏｆｆを小さくすることができる。
　［１－３．変形例］
　続いて、実施の形態１の変形例について説明する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［１－３－１．変形例１］
　まず、変形例１について、図３を用いて説明する。
　図３は、実施の形態１の変形例１に係る半導体装置２の概略構成を示す斜視図である。図３に示される半導体装置２では、図１の半導体装置１と比較して、ソース配線４０がソース電極指４２の代わりに、ソース電極指４２よりも幅が長いソース電極指４４を有する点が相違する。また、ドレイン配線５０は、ドレイン電極指５２の代わりに、ドレイン電極指５２よりも幅が長いドレイン電極指５４を有する。
　ソース電極指４４の幅ＷＳ１は、ソース本体部２０ｓの幅ｗｓよりも長い。ドレイン電極指５４の幅ＷＤ１は、ドレイン本体部２０ｄの幅ｗｄよりも長い。電極指の幅が長くなることにより、オン抵抗Ｒｏｎを小さくすることができる。
　電極指の幅ＷＳ１及びＷＤ１は、例えば０．３μｍ以上１０μｍ以下である。幅ＷＳ１及びＷＤ１は、例えば互いに等しく、一例として３μｍである。電極指の幅が短すぎると、オン抵抗Ｒｏｎを小さくすることができない。また、電極指の幅が長すぎると、例えば、ドレイン本体部２０ｄのうちソース電極指４４に覆われた部分ではドレインビア６０ｄを設けることができないので、ドレインビア６０ｄの配置間隔が大きくなる。ソースビア６０ｓの配置間隔についても同様である。このように、電極指の幅を長くすることによるオン抵抗Ｒｏｎの低減効果には限界があるので、電極指の幅が長すぎる場合には、オン抵抗Ｒｏｎを小さくすることができない。
　以上のように、本変形例に係る半導体装置２によれば、ソース電極指４４の幅ＷＳ１は、ソース本体部２０ｓの幅ｗｓよりも長い。また、例えば、ドレイン電極指５４の幅ＷＤ１は、ドレイン本体部２０ｄの幅ｗｄより長い。
　これにより、オン抵抗Ｒｏｎを小さくすることができるので、挿入損失を低減することができる。
　［１－３－２．変形例２］
　次に、変形例２について、図４及び図５を用いて説明する。
　図４は、実施の形態１の変形例２に係る半導体装置３の基板１０の表面のレイアウトを示す平面図である。図５は、実施の形態１の変形例２に係る半導体装置３の配線層のレイアウトを示す平面図である。
　図４及び図５に示される半導体装置３は、変形例１に係る半導体装置２と比較して、電極指と本体部との交差部に設けられるソースビア６０ｓ及びドレインビア６０ｄの個数が相違する。具体的には、ソースビア６０ｓは、ソース電極指４４とソース本体部２０ｓとの交差部毎に４個ずつ設けられている。ドレインビア６０ｄは、ドレイン電極指５４とドレイン本体部２０ｄとの交差部毎に４個ずつ設けられている。
　複数のソースビア６０ｓを設けることにより、ソース電極指４４とソース本体部２０ｓとの電気的な接続の低抵抗化を実現することができる。ドレインビア６０ｄについても同様である。よって、オン抵抗Ｒｏｎを小さくすることができ、挿入損失を低減することができる。なお、交差部毎のビアの個数は、２個若しくは３個、又は、５個以上であってもよく、特に限定されない。また、ビアの平面視形状は、正方形でなくてもよく、長方形、円形又は楕円形などであってもよい。
　図１及び図３では、半導体装置１及び２の一部のみが模式的に示されていたが、図４及び図５では、半導体装置３の全体構成が模式的に図示されている。例えば、基板１０、ソースバスバー４１及びドレインバスバー５１が図示されている。また、ゲートバスバー３１は、ｘ軸の正側だけでなく、ｘ軸の負側にも設けられており、複数のゲート電極指３２のｘ軸の負側の端部に接続されている。
　図４及び図５に示される例では、半導体装置３は、５個のソース本体部２０ｓと、６個のドレイン本体部２０ｄと、を備える。また、ソース配線４０は、３個のソース電極指４４を有する。ドレイン配線５０は、２個のドレイン電極指５４を有する。このように、ソース電極指４４の個数は、ソース本体部２０ｓの個数より少なく、ドレイン電極指５４の個数は、ドレイン本体部２０ｄの個数より少ない。
　これにより、ソース電極指４４の幅ＷＳ１をソース本体部２０ｓの幅ｗｓよりも長くし、ドレイン電極指５４の幅ＷＤ１をドレイン本体部２０ｄの幅ｗｄよりも長くし、かつ、ソース電極指４４とドレイン電極指５４との中心間距離Ｐ１（ピッチ）をソース本体部２０ｓとドレイン本体部２０ｄとの中心間距離Ｑよりも長くすることができる。また、電極指の個数が少なくなったとしても、配線全体の総断面積（電極指の延びる方向に直交する断面の面積）が大きくなることで、オン抵抗Ｒｏｎを低減することができる。
　なお、変形例２で示される電極指の個数、及び、本体部の個数は一例に過ぎない。また、基板１０の平面視形状がｘ軸方向に長尺の長方形であるが、正方形であってもよい。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態２に係る半導体装置は、実施の形態１と比較して、配線層が多層化されている点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［２－１．構成］
　まず、本実施の形態に係る半導体装置の構成について、図６を用いて説明する。図６は、本実施の形態に係る半導体装置１０１の概略構成を示す斜視図である。
　図６に示されるように、半導体装置１０１は、ソース配線及びドレイン配線の各々の２層構造を有する。具体的には、半導体装置１０１は、図１に示される半導体装置１と同等の構成に加えて、上層ソース配線７０と、上層ドレイン配線８０と、ソースビア９０ｓと、ドレインビア９０ｄと、を備える。本実施の形態では、半導体装置１０１は、ソースビア９０ｓ及びドレインビア９０ｄをそれぞれ複数備える。
　なお、図６に示される半導体装置１０１は、ソース配線４０及びドレイン配線５０の代わりに、下層ソース配線１４０及び下層ドレイン配線１５０を備える。下層ソース配線１４０及び下層ドレイン配線１５０はそれぞれ、ソース配線４０及びドレイン配線５０と同じ構成である。あるいは、下層ソース配線１４０は、ソースバスバーを有さずに、１以上のソース電極指４２のみを有していてもよい。下層ドレイン配線１５０は、ドレインバスバーを有さずに、１以上のドレイン電極指５２のみを有していてもよい。
　上層ソース配線７０は、第２ソース配線の一例であり、ソース電極指７２を有する。ソース電極指７２は、第２ソース電極指の一例であり、平面視において、ソース電極指４２と重なっている。図６では示されていないが、本実施の形態では、上層ソース配線７０は、櫛状配線であり、ソース電極指７２を複数有する。複数のソース電極指７２は、端部（例えばｙ軸の負側の端部）でソースバスバー（図示せず）によって連結されている。
　ソース電極指７２の延びる方向は、ソース電極指４２の延びる方向と同じである。また、ソース電極指７２は、ソース電極指４２と一対一で対応して設けられている。ソース電極指７２は、１以上のソースビア９０ｓを介してソース電極指４２に電気的に接続されている。
　ソースビア９０ｓは、第２ソースビアの一例であり、ソース電極指７２とソース電極指４２とに接触する導体である。ソースビア９０ｓは、ソース電極指７２毎に複数個ずつ設けられている。複数のソースビア９０ｓは、例えば、ソース電極指７２の延びる方向に沿って等間隔に設けられている。ソースビア９０ｓは、ソース電極指４２の上面とソース電極指７２の下面との各々に接触している。
　上層ドレイン配線８０は、第２ドレイン配線の一例であり、ドレイン電極指８２を有する。ドレイン電極指８２は、第２ドレイン電極指の一例であり、平面視において、ドレイン電極指５２と重なっている。本実施の形態では、上層ドレイン配線８０は、櫛状配線であり、ドレイン電極指８２を複数有する。複数のドレイン電極指８２は、端部（例えばｙ軸の正側の端部）でドレインバスバー（図示せず）によって連結されている。
　ドレイン電極指８２の延びる方向は、ドレイン電極指５２の延びる方向と同じである。また、ドレイン電極指８２は、ドレイン電極指５２と一対一で対応して設けられている。ドレイン電極指８２は、１以上のドレインビア９０ｄを介してドレイン電極指５２に電気的に接続されている。
　ドレインビア９０ｄは、第２ドレインビアの一例であり、ドレイン電極指８２とドレイン電極指５２とに接触する導体である。ドレインビア９０ｄは、ドレイン電極指８２毎に複数個ずつ設けられている。複数のドレインビア９０ｄは、例えば、ドレイン電極指８２の延びる方向に沿って等間隔に設けられている。ドレインビア９０ｄは、ドレイン電極指５２の上面とドレイン電極指８２の下面との各々に接触している。
　上層ソース配線７０、上層ドレイン配線８０、ソースビア９０ｓ及びドレインビア９０ｄはそれぞれ、導電性材料を用いて形成されている。導電性材料は、例えば、銅、タングステンなどの金属であるが、特に限定されない。
　上層ソース配線７０及び上層ドレイン配線８０は、同一の配線層に位置している。つまり、上層ソース配線７０及び上層ドレイン配線８０の各々の基板の表面からの高さは同じである。よって、複数のソースビア９０ｓ及び複数のドレインビア９０ｄの各々の高さは、互いに等しくなっている。
　上層ソース配線７０及び上層ドレイン配線８０は、半導体装置１０１が備える複数の配線層のうちの最下層から２番目の配線層に位置している。つまり、上層ソース配線７０及び上層ドレイン配線８０と、最下層の配線層に位置する下層ソース配線１４０及び下層ドレイン配線１５０との間には、他の配線が存在していない。上層ソース配線７０及び上層ドレイン配線８０は、下層ソース配線１４０及び下層ドレイン配線１５０を覆う層間絶縁層（図示せず）上に形成されている。当該層間絶縁層には、厚み方向に貫通する複数の貫通孔が形成されており、当該複数の貫通孔の各々を埋める導体がソースビア９０ｓ又はドレインビア９０ｄである。
　上層ソース配線７０及び上層ドレイン配線８０の平面視における位置関係及び幅は、下層ソース配線１４０及び下層ドレイン配線１５０とほぼ同じである。具体的には、ソース電極指７２とドレイン電極指８２との間隔Ｄ２は、ソース電極指４２とドレイン電極指５２との間隔Ｄ１と等しく、ソース本体部２０ｓとドレイン本体部２０ｄとの間隔ｄよりも大きい。また、ソース電極指７２とドレイン電極指８２との中心間距離Ｐ２は、ソース電極指４２とドレイン電極指５２との中心間距離Ｐ１と等しく、ソース本体部２０ｓとドレイン本体部２０ｄとの中心間距離Ｑよりも長い。
　［２－２．作用効果］
　以上のように、本実施の形態に係る半導体装置１０１は、基板の平面視においてソース電極指４２と重なるソース電極指７２を有する上層ソース配線７０と、基板の平面視においてドレイン電極指５２と重なるドレイン電極指８２を有する上層ドレイン配線８０と、ソース電極指７２とソース電極指４２とに接触するソースビア９０ｓと、ドレイン電極指８２とドレイン電極指５２とに接触するドレインビア９０ｄと、を備える。ソース電極指７２は、第２方向に延びている。ドレイン電極指８２は、第３方向に延びている。
　これにより、電極指が２層構造を有することにより、電極指の幅を広げる場合と同様に、オン抵抗Ｒｏｎを小さくすることができる。つまり、２層構造の電極指によって、電極指が延びる方向に直交する断面の面積が大きくなるので、オン抵抗Ｒｏｎを小さくすることができる。
　また、例えば、第２方向に直交する方向におけるソース電極指７２とドレイン電極指８２との中心間距離Ｐ２は、第１方向に直交する方向におけるソース本体部２０ｓとドレイン本体部２０ｄとの中心間距離Ｑよりも長い。
　これにより、実施の形態１と同様に、間隔Ｄ２を大きくすることができるので、オフ容量Ｃｏｆｆを小さくすることができる。
　［２－３．変形例］
　続いて、実施の形態２の変形例について説明する。以下では、実施の形態２との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［２－３－１．変形例１］
　まず、変形例１について、図７を用いて説明する。
　図７は、実施の形態２の変形例１に係る半導体装置１０２の概略構成を示す斜視図である。図７に示される半導体装置１０２では、図６の半導体装置１０１と比較して、下層ソース配線１４０及び下層ドレイン配線１５０の構成が、図３に示される半導体装置２のソース配線４０及びドレイン配線５０と同じである。具体的には、下層ソース配線１４０は、ソース電極指４２よりも幅が長いソース電極指４４を有する。また、下層ドレイン配線１５０は、ドレイン電極指５２よりも幅が長いドレイン電極指５４を有する。
　また、上層ソース配線７０は、ソース電極指７２の代わりに、ソース電極指７２よりも幅が長いソース電極指７４を有する。また、上層ドレイン配線８０は、ドレイン電極指８２の代わりに、ドレイン電極指８２よりも幅が長いドレイン電極指８４を有する。
　ソース電極指７４の幅ＷＳ２は、ソース本体部２０ｓの幅ｗｓよりも長い。ドレイン電極指８４の幅ＷＤ２は、ドレイン本体部２０ｄの幅ｗｄよりも長い。電極指の幅が長くなることにより、オン抵抗Ｒｏｎを小さくすることができる。なお、ソース電極指７４の幅ＷＳ２は、ドレイン電極指８４の幅ＷＤ２と等しいが、異なっていてもよい。
　以上のように、本変形例に係る半導体装置１０２によれば、ソース電極指７４の幅ＷＳ２は、ソース本体部２０ｓの幅ｗｓよりも長い。また、例えば、ドレイン電極指５２の幅ＷＤ２は、ドレイン本体部２０ｄの幅ｗｄより長い。
　これにより、電極指の幅を大きくすることによるオン抵抗Ｒｏｎの低減効果が２層構造の電極指の各々で得られるので、オン抵抗Ｒｏｎをより一層小さくすることができる。よって、挿入損失の低減効果もより大きく得ることができる。
　［２－３－２．変形例２］
　次に、変形例２について、図８及び図９を用いて説明する。
　図８は、実施の形態２の変形例２に係る半導体装置１０３の１層目の配線層のレイアウトを示す平面図である。図９は、実施の形態２の変形例２に係る半導体装置１０３の２層目の配線層のレイアウトを示す平面図である。
　図８及び図９に示される半導体装置１０３は、変形例１に係る半導体装置１０２と比較して、２層の配線層間に設けられるソースビア９０ｓ及びドレインビア９０ｄの個数が相違する。具体的には、図９に示されるように、ソースビア９０ｓは、ソース電極指４４とソース電極指７４との間に平面視で行列状に配列されている。ここでは、幅方向に４個、長さ方向に２１個配置されているが、各々の個数は特に限定されない。ドレインビア６０ｄについても、ソースビア９０ｓと同様に配置されている。
　複数のソースビア９０ｓを設けることにより、ソース電極指４４とソース電極指７４との電気的な接続の低抵抗化を実現することができる。ドレインビア９０ｄについても同様である。よって、オン抵抗Ｒｏｎを小さくすることができ、挿入損失を低減することができる。なお、電極指毎に設けられるビアの個数は、特に限定されない。また、ビアの平面視形状は、正方形でなくてもよく、長方形、円形又は楕円形などであってもよい。
　なお、図８に示されるように、下層ソース配線１４０は、３個のソース電極指４４を有し、ソースバスバーを有しない。３個のソース電極指４４は、ソースビア９０ｓ及び上層ソース配線７０を介して電気的に接続されている。上層ソース配線７０は、３個のソース電極指７４と、当該３個のソース電極指７４の端部に接続されたソースバスバー７１と、を有する。
　下層ドレイン配線１５０は、２個のドレイン電極指５４を有し、ドレインバスバーを有しない。２個のドレイン電極指５４は、ドレインビア９０ｄ及び上層ドレイン配線８０を介して電気的に接続されている。上層ドレイン配線８０は、２個のドレイン電極指８４と、当該２個のドレイン電極指８４の端部に接続されたドレインバスバー８１と、を有する。
　このように、ソース電極指７４の個数は、ソース本体部２０ｓの個数より少なく、ドレイン電極指８４の個数は、ドレイン本体部２０ｄの個数より少ない。これにより、ソース電極指７４の幅ＷＳ２をソース本体部２０ｓの幅ｗｓよりも長くし、ドレイン電極指８４の幅ＷＤ２をドレイン本体部２０ｄの幅ｗｄよりも長くし、かつ、ソース電極指７４とドレイン電極指８４との中心間距離Ｐ２（ピッチ）をソース本体部２０ｓとドレイン本体部２０ｄとの中心間距離Ｑよりも長くすることができる。
　なお、変形例２で示される電極指の個数、及び、本体部の個数は一例に過ぎない。また、基板１０の平面視形状がｘ軸方向に長尺の長方形であるが、正方形であってもよい。
　［２－４．シミュレーション結果］
　続いて、実施の形態２に係る半導体装置について、具体的な寸法を用いたシミュレーション結果について、図１０～図１２を用いて説明する。
　図１０は、電極指の幅とオン抵抗及びオフ容量の積（Ｒｏｎ×Ｃｏｆｆ）との関係を示す図である。図１０の実施例は、図６又は図７に係る実施の形態２又はその変形例１に係る半導体装置１０１又は１０２の特性を示している。
　図１０の比較例２は、図１１に示される半導体装置１０１ｘの特性を示している。図１１は、比較例２に係る半導体装置１０１ｘの概略構成を示す斜視図である。図１１に示される半導体装置１０１ｘは、本実施の形態に係る半導体装置１０１と比較して、ソース配線及びドレイン配線の各電極指の延びる方向が異なっている。半導体装置１０１ｘでは、ソース電極指４２ｘ及び７２ｘ、並びに、ドレイン電極指５２ｘ及び８２ｘはそれぞれ、ソース本体部２０ｓ及びドレイン本体部２０ｄと平行に設けられている。
　図１０の比較例３は、図１２に示される半導体装置１０２ｘの特性を示している。図１２は、比較例３に係る半導体装置１０２ｘの概略構成を示す斜視図である。図１２に示される半導体装置１０２ｘは、比較例２に係る半導体装置１０１ｘと比較して、２層目のソース電極指７２ｘ及びドレイン電極指８２ｘが１層目のソース電極指４２ｘ及びドレイン電極指５２ｘに対して直交している点が相違する。
　ソース本体部２０ｓ及びドレイン本体部２０ｄとの中心間距離は、実施例並びに比較例２及び３のいずれも同じである。比較例２及び３に係る１層目のソース電極指４２ｘとドレイン電極指５２ｘとの間隔は、ソース本体部２０ｓ及びドレイン本体部２０ｄとの中心間距離に制約を受けるので実質的に変更できない。ここでは、一例として、１層目のソース電極指４２ｘとドレイン電極指５２ｘとの間隔は、０．５４μｍである。また、比較例２に係る２層目のソース電極指７２ｘとドレイン電極指８２ｘとの間隔も、１層目と同様に制約を受けるので、０．５４μｍである。比較例２では、各電極指の幅も制約を受ける。比較例２に係る各電極指の幅は、互いに等しく、例えば０．２μｍである。
　比較例３では、２層目のソース電極指７２ｘ及びドレイン電極指８２ｘの間隔及び幅は、制約を受けないので、変更可能である。例えば、ソース電極指７２ｘ及びドレイン電極指８２ｘの間隔を１．２μｍとした。比較例３において、図１０の横軸は、２層目のソース電極指７２ｘ及びドレイン電極指８２ｘの幅を表している。ソース電極指７２ｘ及びドレイン電極指８２ｘの各々の幅は、互いに等しい。なお、比較例３では、１層目のソース電極指４２ｘ及びドレイン電極指５２ｘの幅は、互いに等しく、例えば０．２μｍである。
　図１０に示されるように、２層目のソース電極指７２ｘ及びドレイン電極指８２ｘの各々の幅を大きくすることで、Ｒｏｎ×Ｃｏｆｆが小さくなっていることが分かる。これは、間隔を比較例２よりも大きくしたことによるオフ容量Ｃｏｆｆの低下と、幅の増加に伴うオン抵抗Ｒｏｎの低下との効果による。
　これに対して、実施例では、１層目のソース電極指４２及びドレイン電極指５２の間隔及び幅が、制約を受けないので、変更可能である。例えば、ソース電極指４２及びドレイン電極指５２の間隔を１．２μｍとした。実施例において、図１０の横軸は、１層目のソース電極指４２及びドレイン電極指５２の幅を表している。なお、実施例では、２層目のソース電極指７２及びドレイン電極指８２の間隔及び各幅は、１層目のソース電極指４２及びドレイン電極指５２の間隔及び各幅と同じである。
　図１０に示されるように、実施例では、比較例３と同様に、ソース電極指４２及び７２並びにドレイン電極指５２及び８２の各々の幅を大きくすることで、Ｒｏｎ×Ｃｏｆｆが小さくなっていることが分かる。このときの減少の割合は、比較例３よりも大きく、ソース電極指４２及び７２並びにドレイン電極指５２及び８２の各々の幅が０．８μｍ以上の場合では、実施例の方がＲｏｎ×Ｃｏｆｆが小さくなっている。
　オン抵抗Ｒｏｎは、比較例３及び実施例のいずれにおいても、幅が大きくなるにつれて略同じ値に収束する。これに対して、オフ容量Ｃｏｆｆは、比較例３よりも実施例の方が小さい値になる。これは、１層目の電極指の間隔の差異に起因する。したがって、１層目の電極指の間隔を小さくすることにより、Ｒｏｎ×Ｃｏｆｆを効果的に低下させることができる。例えば、電極指の幅を３μｍとした場合、実施例は、比較例２に比べてＲｏｎ×Ｃｏｆｆを約３６％低減することができる。また、実施例は、比較例３と比べてＲｏｎ×Ｃｏｆｆを約８％低減することができる。
　（実施の形態３）
　続いて、実施の形態３について説明する。
　実施の形態３に係る半導体装置は、実施の形態１と比較して、電極指の幅が狭い点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［３－１．構成］
　まず、本実施の形態に係る半導体装置の構成について、図１３を用いて説明する。図１３は、本実施の形態に係る半導体装置２０１の概略構成を示す斜視図である。
　図１３に示されるように、半導体装置２０１は、半導体装置１と比較して、ソース配線４０及びドレイン配線５０の代わりに、ソース配線２４０及びドレイン配線２５０を備える。また、半導体装置２０１は、半導体装置１と比較して、ソースビア６０ｓ及びドレインビア６０ｄの代わりに、ソースビア２６０ｓ及びドレインビア２６０ｄを備える。
　ソース配線２４０は、複数のソース電極指２４２、２７０及び２７２と、複数のソースビア２９０ｓ及び２９２ｓと、を含む。図１３には示されていないが、ソース配線２４０は、複数のソース電極指２４２の各々の端部に連結されたソースバスバーを含む。
　ソース電極指２４２は、第１ソース電極指の一例であり、基板の平面視においてソース本体部２０ｓと重なっている。ソース電極指２４２の幅ＷＳ１は、ソース本体部２０ｓの幅ｗｓよりも短い。
　ソース電極指２７０は、第３ソース電極指の一例であり、基板の平面視においてソース電極指２４２と重なっている。ソース電極指２７０は、ソースビア２９０ｓを介してソース電極指２４２に接続されている。図１３に示される例では、１つのソース電極指２７０に対して３本のソースビア２９０ｓが接続されているが、ソースビア２９０ｓの本数は特に限定されない。
　ソース電極指２７０は、１つのソース電極指２４２に対して複数設けられている。具体的には、複数のソース電極指２７０は、ソース電極指２４２の延びる方向（ｙ軸方向）に沿って、並んで配置されている。図１３には示されていないが、複数のソース電極指２７０は、ｙ軸方向に沿って等間隔に並んでいる。
　ソース電極指２７２は、第３ソース電極指の一例であり、基板の平面視においてソース電極指２４２と重なっている。ソース電極指２７０は、ソースビア２９２ｓを介してソース電極指２７０に接続されている。図１３に示される例では、１つのソース電極指２７２に対して３本のソースビア２９２ｓが接続されているが、ソースビア２９２ｓの本数は特に限定されない。
　ソース電極指２７２は、ソース電極指２７０に対して一対一で設けられているが、これに限定されない。ソース電極指２７２は、１本のソース電極指２７０に対して複数設けられていてもよく、複数のソース電極指２７０に対して１本のみ設けられていてもよい。
　ソース電極指２７０及び２７２の各々の幅は、例えば、ソース電極指２４２の幅ＷＳ１と同じである。ソース電極指２４２、２７０及び２７２の各々の幅が短くなることにより、隣り合うドレイン電極指２５２、２８０及び２８２の各々との間隔を大きく確保しやすくなる。これにより、オフ容量Ｃｏｆｆを小さくすることができる。
　一方で、上述したように、ソース電極指２４２の幅ＷＳ１が短くなると、オン抵抗Ｒｏｎが大きくなる。これに対して、本実施の形態に係るソース配線２４０は、ソース電極指２４２、２７０及び２７２の３層構造を有する。これにより、電極指の幅を広げる場合と同様に、オン抵抗Ｒｏｎを小さくすることができる。
　また、本実施の形態では、ソース電極指２４２は、ソースビア２６０ｓを介してソース本体部２０ｓに接続されている。ソースビア２６０ｓは、平面視において、ソース本体部２０ｓが延びる方向（ｘ軸方向）に長尺である。例えば、ソースビア２６０ｓのｘ軸方向の長さは、ソース電極指２４２の幅ＷＳ１より長い。
　これにより、ソースビア２６０ｓとソース本体部２０ｓとの接触面積を大きくし、コンタクト抵抗を小さくすることができる。また、ソース電極指２４２に対しても、ソース電極指２４２の幅方向の全体に対して接触させることができるので、コンタクト抵抗を小さくすることができる。このように、コンタクト抵抗を小さくすることで、オン抵抗Ｒｏｎを小さくすることができる。
　ドレイン配線２５０は、ソース配線２４０と同等の構成を有する。具体的には、ドレイン配線２５０は、複数のドレイン電極指２５２、２８０及び２８２と、複数のドレインビア２９０ｄ及び２９２ｄと、を含む。図１３には示されていないが、ドレイン配線２５０は、複数のドレイン電極指２５２の各々の端部に連結されたドレインバスバーを含む。
　ドレイン電極指２５２は、第１ドレイン電極指の一例であり、基板の平面視においてドレイン本体部２０ｄと重なっている。ドレイン電極指２５２の幅ＷＤ１は、ドレイン本体部２０ｄの幅ｗｄよりも短い。ドレイン電極指２５２は、ソース電極指２４２と同一の配線層に位置している。
　ドレイン電極指２８０は、第３ドレイン電極指の一例であり、基板の平面視においてドレイン電極指２５２と重なっている。ドレイン電極指２８０は、ドレインビア２９０ｄを介してドレイン電極指２５２に接続されている。図１３に示される例では、１つのドレイン電極指２８０に対して３本のドレインビア２９０ｄが接続されているが、ドレインビア２９０ｄの本数は特に限定されない。ドレイン電極指２８０は、ソース電極指２７０と同一の配線層に位置している。
　ドレイン電極指２８０は、１つのドレイン電極指２５２に対して複数設けられている。具体的には、複数のドレイン電極指２８０は、ドレイン電極指２５２の延びる方向（ｙ軸方向）に沿って、並んで配置されている。図１３には示されていないが、複数のドレイン電極指２８０は、ｙ軸方向に沿って等間隔に並んでいる。
　ドレイン電極指２８２は、第３ドレイン電極指の一例であり、基板の平面視においてドレイン電極指２５２と重なっている。ドレイン電極指２８０は、ドレインビア２９２ｄを介してドレイン電極指２８０に接続されている。図１３に示される例では、１つのドレイン電極指２８２に対して３本のドレインビア２９２ｄが接続されているが、ドレインビア２９２ｄの本数は特に限定されない。ドレイン電極指２８２は、ソース電極指２７２と同一の配線層に位置している。
　ドレイン電極指２８２は、ドレイン電極指２８０に対して一対一で設けられているが、これに限定されない。ドレイン電極指２８２は、１本のドレイン電極指２８０に対して複数設けられていてもよく、複数のドレイン電極指２８０に対して１本のみ設けられていてもよい。
　ドレイン電極指２８０及び２８２の各々の幅は、例えば、ドレイン電極指２８２の幅ＷＤ１と同じである。ドレイン電極指２５２、２８０及び２８２の各々の幅が短くなることにより、隣り合うソース電極指２４２、２７０及び２７２の各々との間隔を大きく確保しやすくなる。これにより、オフ容量Ｃｏｆｆを小さくすることができる。
　本実施の形態に係るドレイン配線２５０は、ドレイン電極指２５２、２８０及び２８２の３層構造を有する。これにより、電極指の幅を広げる場合と同様に、オン抵抗Ｒｏｎを小さくすることができる。
　また、本実施の形態では、ドレイン電極指２５２は、ドレインビア２６０ｄを介してドレイン本体部２０ｄに接続されている。ドレインビア２６０ｄは、平面視において、ドレイン本体部２０ｄが延びる方向（ｘ軸方向）に長尺である。例えば、ドレインビア２６０ｄのｘ軸方向の長さは、ドレイン電極指２５２の幅ＷＤ１より長い。
　これにより、ドレインビア２６０ｄとドレイン本体部２０ｄとの接触面積を大きくし、コンタクト抵抗を小さくすることができる。また、ドレイン電極指２５２に対しても、ドレイン電極指２５２の幅方向の全体に対して接触させることができるので、コンタクト抵抗を小さくすることができる。このように、コンタクト抵抗を小さくすることで、オン抵抗Ｒｏｎを小さくすることができる。
　また、本実施の形態では、ソース電極指２７０及び２７２と、ドレイン電極指２８０及び２８２とは、千鳥状に配置されている。具体的には、ｘ軸方向に沿って見た場合に、ソース電極指２７０は、ドレイン電極指２８０には重ならず、ソース電極指２７２は、ドレイン電極指２８２には重ならない。すなわち、ｘ軸方向において隣り合う２つのソース電極指２７０間には、ドレイン電極指２８０が配置されておらず、ｘ軸方向において隣り合う２つのソース電極指２７２間には、ドレイン電極指２８２が配置されていない。これにより、ソース電極指２７０及び２７２とドレイン電極指２８０及び２８２との間隔を大きくすることができるので、オフ容量Ｃｏｆｆを小さくすることができる。
　なお、ソースビア２６０ｓ、２９０ｓ及び２９２ｓ、並びに、ドレインビア２６０ｄ、２９０ｄ及び２９２ｄはそれぞれ、同じ高さである。これにより、ソース電極指２４２、２７０及び２７２は、厚み方向に等間隔でこの順で並んで配置される。同様に、ドレイン電極指２５２、２８０及び２８２は、厚み方向に等間隔でこの順で並んで配置される。
　また、ソース電極指２４２及びドレイン電極指２５２の各々の上方に配置される電極指の本数は、特に限定されない。例えば、４層目又はそれ以上の高さの配線層にソース電極指又はドレイン電極指が配置されてもよい。また、ソース配線２４０及びドレイン配線２５０がそれぞれ、電極指の３層構造を有する例を示したが、各々に含まれる電極指の層数は異なっていてもよい。
　［３－２．変形例］
　続いて、実施の形態３の変形例について説明する。以下では、実施の形態３との相違点を中心に説明を行い、共通点の説明を省略又は簡略化する。
　［３－２－１．変形例１］
　まず、変形例１について、図１４を用いて説明する。
　図１４は、実施の形態３の変形例１に係る半導体装置３０１の概略構成を示す斜視図である。図１４に示される半導体装置３０１は、図１３の半導体装置２０１と比較して、ソース配線２４０及びドレイン配線２５０の代わりに、ソース配線３４０及びドレイン配線３５０を備える点が相違する。また、半導体装置３０１は、ソースビア２６０ｓ及びドレインビア２６０ｄの代わりに、ソースビア３６０ｓ及びドレインビア３６０ｄを備える。
　ソース配線３４０は、複数のソース電極指３４２及び３７２と、複数のソースビア２９２ｓと、を含む。図１４には示されていないが、ソース配線３４０は、複数のソース電極指３４２の各々の端部に連結されたソースバスバーを含む。
　ソース電極指３４２は、第１ソース電極指の一例であり、基板の平面視においてソース本体部２０ｓと重なっている。本変形例では、ソース電極指３４２は、実施の形態３に係るソース電極指２４２よりも基板からの高さが高い位置に配置されている。具体的には、ソース電極指３４２は、図１３に示されるソース電極指２７０と同一の配線層、すなわち、２層目の配線層に位置している。
　ソース電極指３４２は、ソースビア３６０ｓを介してソース本体部２０ｓに接続されている。ソースビア３６０ｓのｚ軸方向の長さは、ソースビア２９２ｓのｚ軸方向の長さよりも長い。例えば、ソースビア３６０ｓは、ソースビア２９２ｓの２本分の長さを有する。なお、図１４では、ソースビア３６０ｓがｚ軸方向に連結した２本のビアで構成されている例を図示しているが、１本のビアで構成されていてもよい。これは、ドレインビア３６０ｄについても同じである。
　ソース電極指３７２は、第３ソース電極指の一例であり、基板の平面視においてソース電極指３４２と重なっている。ソース電極指３７２は、ソースビア２９２ｓを介してソース電極指３４２に接続されている。図１４に示される例では、１つのソース電極指３７２に対して３本のソースビア２９２ｓが接続されているが、ソースビア２９２ｓの本数は特に限定されない。
　ソース電極指３７２は、１つのソース電極指３４２に対して複数設けられている。具体的には、複数のソース電極指３７２は、ソース電極指３４２の延びる方向（ｙ軸方向）に沿って、並んで配置されている。図１４には示されていないが、複数のソース電極指３７２は、ｙ軸方向に沿って等間隔に並んでいる。
　ドレイン配線３５０は、ソース配線３４０と同等の構成を有する。具体的には、ドレイン配線３５０は、複数のドレイン電極指３５２及び３８２と、複数のドレインビア２９２ｄと、を含む。図１４には示されていないが、ドレイン配線３５０は、複数のドレイン電極指３５２の各々の端部に連結されたドレインバスバーを含む。
　ドレイン電極指３５２は、第１ドレイン電極指の一例であり、基板の平面視においてドレイン本体部２０ｄと重なっている。本変形例では、ドレイン電極指３５２は、実施の形態３に係るドレイン電極指２５２よりも基板からの高さが高い位置に配置されている。具体的には、ドレイン電極指３５２は、図１３に示されるドレイン電極指２８０と同一の配線層、すなわち、２層目の配線層に位置している。ドレイン電極指３５２は、ソース電極指３４２と同一の配線層に位置している。
　ドレイン電極指３５２は、ドレインビア３６０ｄを介してドレイン本体部２０ｄに接続されている。ドレインビア３６０ｄのｚ軸方向の長さは、ドレインビア２９２ｄのｚ軸方向の長さよりも長い。例えば、ドレインビア３６０ｄは、ドレインビア２９２ｄの２本分の長さを有する。
　ドレイン電極指３８２は、第３ドレイン電極指の一例であり、基板の平面視においてドレイン電極指３５２と重なっている。ドレイン電極指３８２は、ドレインビア２９２ｄを介してドレイン電極指３５２に接続されている。図１４に示される例では、１つのドレイン電極指３８２に対して３本のドレインビア２９２ｄが接続されているが、ドレインビア２９２ｄの本数は特に限定されない。
　ドレイン電極指３８２は、１つのドレイン電極指３５２に対して複数設けられている。具体的には、複数のドレイン電極指３８２は、ドレイン電極指３５２の延びる方向（ｙ軸方向）に沿って、並んで配置されている。図１４には示されていないが、複数のドレイン電極指３８２は、ｙ軸方向に沿って等間隔に並んでいる。
　以上のように、本変形例に係る半導体装置３０１では、ソース電極指３４２及びドレイン電極指３５２がそれぞれ、基板からの高さがより高い位置に配置されている。このため、ソース電極指３４２及びドレイン電極指３５２の各々とゲート３０との距離を離すことができるので、オフ容量Ｃｏｆｆを低減することができる。
　なお、本変形例においても、ソース電極指３４２及びドレイン電極指３５２の各々の幅が短い。これに対して、ソース配線３４０は、ソース電極指３４２及び３７２の２層構造を有する。これにより、電極指の幅を広げる場合と同様に、オン抵抗Ｒｏｎを小さくすることができる。ドレイン配線３５０についても同様の構成を有するので、オン抵抗Ｒｏｎを低減することができる。
　［３－２－２．変形例２］
　次に、変形例２について、図１５を用いて説明する。
　図１５は、実施の形態３の変形例２に係る半導体装置４０１の概略構成を示す斜視図である。図１５に示される半導体装置４０１は、図１４の半導体装置３０１と比較して、ソース配線３４０及びドレイン配線３５０の代わりに、ソース配線４４０及びドレイン配線４５０を備える点が相違する。また、半導体装置４０１は、ドレインビア３６０ｄの代わりに、ドレインビア４６０ｄを備える。
　ソース配線４４０は、複数のソース電極指３４２を含む。図１５には示されていないが、ソース配線４４０は、複数のソース電極指３４２の各々の端部に連結されたソースバスバーを含む。複数のソース電極指３４２は、実施の形態３の変形例１と同じであり、図１３に示されるソース電極指２７０と同一の配線層、すなわち、２層目の配線層に位置している。
　ドレイン配線４５０は、複数のドレイン電極指４５２を含む。図１５には示されていないが、ドレイン配線４５０は、複数のドレイン電極指４５２の各々の端部に連結されたドレインバスバーを含む。
　複数のドレイン電極指４５２は、第１ドレイン電極指の一例であり、基板の平面視においてドレイン本体部２０ｄと重なっている。本変形例では、ドレイン電極指４５２は、実施の形態３の変形例２に係るドレイン電極指３５２よりも基板からの高さが高い位置に配置されている。具体的には、ドレイン電極指４５２は、図１３に示されるドレイン電極指２８２と同一の配線層、すなわち、３層目の配線層に位置している。
　ドレイン電極指４５２は、ドレインビア４６０ｄを介してドレイン本体部２０ｄに接続されている。ドレインビア４６０ｄのｚ軸方向の長さは、ソースビア３６０ｓのｚ軸方向の長さよりも長い。例えば、ドレインビア４６０ｄは、ソースビア３６０ｓの１．５本分の長さを有する。
　本変形例では、ソース電極指３４２とドレイン電極指４５２とが異なる高さの配線層に位置している。これにより、ソース電極指３４２とドレイン電極指４５２との間隔を広げることができるので、オフ容量Ｃｏｆｆを小さくすることができる。
　なお、本変形例では、ソース電極指３４２がドレイン電極指４５２よりも低い、すなわち、基板に近い位置に配置されているが、これに限定されない。ドレイン電極指４５２がソース電極指３４２よりも低くてもよい。すなわち、ドレインビア４６０ｄのｚ軸方向の長さは、ソースビア３６０ｓのｚ軸方向の長さより短くてもよい。このように、ソース電極指３４２の基板からの高さが、ドレイン電極指３５２の基板からの高さが異なっていればよく、いずれが高くてもよい。
　［３－２－３．変形例３］
　次に、変形例３について、図１６を用いて説明する。
　図１６は、実施の形態３の変形例３に係る半導体装置５０１の概略構成を示す斜視図である。図１６に示される半導体装置５０１は、図１５の半導体装置４０１と比較して、ソース配線４４０の代わりに、ソース配線５４０を備える点が相違する。また、半導体装置５０１は、ソースビア３６０ｓの代わりに、ソースビア２６０ｓを備える。
　ソース配線５４０は、複数のソース電極指２４２を含む。図１６には示されていないが、ソース配線５４０は、複数のソース電極指２４２の各々の端部に連結されたソースバスバーを含む。複数のソース電極指２４２は、実施の形態３と同じであり、１層目の配線層に位置している。
　本変形例では、ソース電極指２４２と基板との距離は、ソース電極指２４２とドレイン電極指４５２の高さ方向における距離よりも短い。具体的には、ソースビア２６０ｓのｚ軸方向の長さは、ドレインビア４６０ｄのｚ軸方向の長さとソースビア２６０ｓのｚ軸方向の長さとの差分よりも短い。これにより、ソース電極指２４２とドレイン電極指４５２との間隔をより大きく広げることができるので、オフ容量Ｃｏｆｆを小さくすることができる。
　なお、ソース電極指２４２及びドレイン電極指４５２が配置される配線層はそれぞれ、１層目と３層目とには限定されない。例えば、ソース電極指２４２及びドレイン電極指４５２が配置される配線層は、１層目と４層目とであってもよく、２層目と４層目とであってもよい。
　（その他）
　以上、本発明に係る半導体装置について、上記の実施の形態及び各変形例に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
　例えば、上記の実施の形態では、ソース電極指が延びる第２方向とドレイン電極指が延びる第３方向とが同じである例を示したが、これに限らない。ソース電極指とドレイン電極指とは、互いに接触しない限り、平行でなくてもよく、一方が他方に対して傾斜していてもよい。
　また、例えば、ソース電極指が延びる第２方向及びドレイン電極指が延びる第３方向は、ソース本体部及びドレイン本体部が延びる第１方向に対して斜めに傾斜していてもよい。
　また、例えば、ソース電極指とドレイン電極指とは１つずつ交互に並んでいるが、これに限定されない。ソース電極指とドレイン電極指とは複数個ずつ交互に並んでいてもよい。
　なお、上記内容は、下層のソース電極指４２又は４４及び下層のドレイン電極指５２又は５４だけでなく、上層のソース電極指７２又は７４及び上層のドレイン電極指８２又は８４に適用されてもよい。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明は、無線通信を行う通信装置及びフロントエンド回路などに利用でき、例えば、携帯電話などの通信機器に利用することができる。
１、２、３、１０１、１０２、１０３、２０１、３０１、４０１、５０１　半導体装置
１０　基板
２０ｄ　ドレイン本体部
２０ｓ　ソース本体部
３０　ゲート
３１　ゲートバスバー
３２　ゲート電極指
４０、２４０、３４０、４４０、５４０　ソース配線
４１、７１　ソースバスバー
４２、４４、７２、７４、２４２、２７０、２７２、３４２、３７２　ソース電極指
５０、２５０、３５０、４５０　ドレイン配線
５１、８１　ドレインバスバー
５２、５４、８２、８４、２５２、２８０、２８２、３５２、３８２、４５２　ドレイン電極指
６０ｄ、９０ｄ、２６０ｄ、２９０ｄ、２９２ｄ、３６０ｄ、４６０ｄ　ドレインビア
６０ｓ、９０ｓ、２６０ｓ、２９０ｓ、２９２ｓ、３６０ｓ　ソースビア
７０　上層ソース配線
８０　上層ドレイン配線
１４０　下層ソース配線
１５０　下層ドレイン配線

Claims (21)

  1. 　基板と、
    　前記基板に設けられた、第１方向に延びるソース本体部と、
    　前記基板に設けられた、前記第１方向に延びるドレイン本体部と、
    　前記基板の平面視において前記ソース本体部と重なる第１ソース電極指を有する第１ソース配線と、
    　前記基板の平面視において前記ドレイン本体部と重なる第１ドレイン電極指を有する第１ドレイン配線と、
    　前記第１ソース電極指と前記ソース本体部とに接触する第１ソースビアと、
    　前記第１ドレイン電極指と前記ドレイン本体部とに接触する第１ドレインビアと、を備え、
    　前記第１ソース電極指は、前記第１方向に交差する第２方向に延びており、
    　前記第１ドレイン電極指は、前記第１方向に交差する第３方向に延びている、
    　半導体装置。
  2. 　前記第３方向は、前記第２方向と同じ方向である、
    　請求項１に記載の半導体装置。
  3. 　前記第２方向に直交する方向における前記第１ソース電極指と前記第１ドレイン電極指との中心間距離は、前記第１方向に直交する方向における前記ソース本体部と前記ドレイン本体部との中心間距離よりも長い、
    　請求項２に記載の半導体装置。
  4. 　前記第１ソース電極指の幅は、前記ソース本体部の幅よりも長い、
    　請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第１ドレイン電極指の幅は、前記ドレイン本体部の幅より長い、
    　請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記第１ソース電極指の幅は、前記ソース本体部の幅よりも短い、
    　請求項１～３のいずれか１項に記載の半導体装置。
  7. 　前記第１ドレイン電極指の幅は、前記ドレイン本体部の幅よりも短い、
    　請求項１～４及び６のいずれか１項に記載の半導体装置。
  8. 　前記ソース本体部、前記ドレイン本体部、前記第１ソースビア及び前記第１ドレインビアをそれぞれ複数備え、
    　複数の前記ソース本体部及び複数の前記ドレイン本体部は、前記第１方向に沿って互いに平行に延び、かつ、前記第１方向に直交する方向に沿って１つずつ交互に並んで配置されており、
    　前記第１ソースビアは、前記ソース本体部毎に設けられ、対応するソース本体部と前記第１ソース電極指とに接触し、
    　前記第１ドレインビアは、前記ドレイン本体部毎に設けられ、対応するドレイン本体部と前記第１ドレイン電極指とに接触する、
    　請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記第１ソース配線は、前記第１ソース電極指を複数有し、
    　前記第１ドレイン配線は、前記第１ドレイン電極指を複数有し、
    　複数の前記第１ソース電極指は、前記第２方向に沿って互いに平行に延び、
    　複数の前記第１ドレイン電極指は、前記第３方向に沿って互いに平行に延び、
    　前記第１ソースビアは、平面視における前記ソース本体部と前記第１ソース電極指との交差部毎に設けられ、対応する交差部で前記ソース本体部と前記第１ソース電極指とに接触し、
    　前記第１ドレインビアは、平面視における前記ドレイン本体部と前記第１ドレイン電極指との交差部毎に設けられ、対応する交差部で前記ドレイン本体部と前記第１ドレイン電極指とに接触する、
    　請求項８に記載の半導体装置。
  10. 　複数の前記第１ソース電極指及び複数の前記第１ドレイン電極指は、前記第１方向に沿って１つずつ交互に並んで配置されている、
    　請求項９に記載の半導体装置。
  11. 　前記第１ソース電極指の個数は、前記ソース本体部の個数よりも少なく、
    　前記第１ドレイン電極指の個数は、前記ドレイン本体部の個数よりも少ない、
    　請求項８～１０のいずれか１項に記載の半導体装置。
  12. 　さらに、
    　前記基板の平面視において前記第１ソース電極指と重なる第２ソース電極指を有する第２ソース配線と、
    　前記基板の平面視において前記第１ドレイン電極指と重なる第２ドレイン電極指を有する第２ドレイン配線と、
    　前記第２ソース電極指と前記第１ソース電極指とに接触する第２ソースビアと、
    　前記第２ドレイン電極指と前記第１ドレイン電極指とに接触する第２ドレインビアと、を備え、
    　前記第２ソース電極指は、前記第２方向に延びており、
    　前記第２ドレイン電極指は、前記第３方向に延びている、
    　請求項１～１１のいずれか１項に記載の半導体装置。
  13. 　前記第２方向に直交する方向における前記第２ソース電極指と前記第２ドレイン電極指との中心間距離は、前記第１方向に直交する方向における前記ソース本体部と前記ドレイン本体部との中心間距離よりも長い、
    　請求項１２に記載の半導体装置。
  14. 　前記第２ソース電極指の幅は、前記ソース本体部の幅よりも長い、
    　請求項１２又は１３に記載の半導体装置。
  15. 　前記第２ドレイン電極指の幅は、前記ドレイン本体部の幅より長い、
    　請求項１２～１４のいずれか１項に記載の半導体装置。
  16. 　前記第２ソース電極指の幅及び前記第２ドレイン電極指の幅はそれぞれ、０．８μｍ以上である、
    　請求項１２～１５のいずれか１項に記載の半導体装置。
  17. 　前記第１ソース電極指の幅及び前記第１ドレイン電極指の幅はそれぞれ、０．８μｍ以上である、
    　請求項１～１６のいずれか１項に記載の半導体装置。
  18. 　前記第２方向は、前記第１方向に直交する方向である、
    　請求項１～１７のいずれか１項に記載の半導体装置。
  19. 　前記第１ソース配線は、前記基板の平面視において前記第１ソース電極指と重なる第３ソース電極指を含む、
    　請求項１～１８のいずれか１項に記載の半導体装置。
  20. 　前記第１ドレイン配線は、前記基板の平面視において前記第１ドレイン電極指と重なる第３ドレイン電極指を含む、
    　請求項１～１９のいずれか１項に記載の半導体装置。
  21. 　前記第１ソース電極指の前記基板からの高さは、前記第１ドレイン電極指の前記基板からの高さとは異なる、
    　請求項１～２０のいずれか１項に記載の半導体装置。
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